JPH01761A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01761A JPH01761A JP62-155693A JP15569387A JPH01761A JP H01761 A JPH01761 A JP H01761A JP 15569387 A JP15569387 A JP 15569387A JP H01761 A JPH01761 A JP H01761A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- sidewall
- oxide film
- diffusion layer
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、特にゲート電極が絶縁膜サイドウ
オールを訂し、ソース、ドレイ／及び、ゲート電極上に
メタルシリサイドを有する半導体装置（以下サリサイド
構造の半導体装置と略記する）に関する。
オールを訂し、ソース、ドレイ／及び、ゲート電極上に
メタルシリサイドを有する半導体装置（以下サリサイド
構造の半導体装置と略記する）に関する。
従来の半導体装置、特にサリサイド構造のＭＯ８型半導
体装置の構造の一例を第３図に示す。
体装置の構造の一例を第３図に示す。
同図において、３０１はＰ型半導体基板、３０２は素子
分１酸化膜、３０３はゲート酸化膜、３０４はゲート？
１！極、３０５は低濃度Ｎ型不純物拡散届、３０６は酸
化膜（Ｓｉｎｓ）あるいは窒化膜（Ｓ ｉｓ Ｎ＋ ）
サイドウオール、３０７はソース、ドレイン拡散層、３
０８はメタルシリサイ・ドである。
分１酸化膜、３０３はゲート酸化膜、３０４はゲート？
１！極、３０５は低濃度Ｎ型不純物拡散届、３０６は酸
化膜（Ｓｉｎｓ）あるいは窒化膜（Ｓ ｉｓ Ｎ＋ ）
サイドウオール、３０７はソース、ドレイン拡散層、３
０８はメタルシリサイ・ドである。
また、上記半導体装置の製造方法の一例を第４図（ａ）
、（ｂ）に示す。
、（ｂ）に示す。
工程（１）・・・第４図（ａ）
Ｐ型半導体基板上４０１上に周知の技術により素子分離
用酸化１１２４０２、ゲート酸化膜４０３、ゲート電極
４０４、低濃度Ｎ型不純物拡散層４０５、酸化膜あるい
は窒化膜サイドウオール４０６イオン注入透過［４１０
、ソース・ドレイン拡散層４０７を形成する。
用酸化１１２４０２、ゲート酸化膜４０３、ゲート電極
４０４、低濃度Ｎ型不純物拡散層４０５、酸化膜あるい
は窒化膜サイドウオール４０６イオン注入透過［４１０
、ソース・ドレイン拡散層４０７を形成する。
工程（２）・・・第４図（ｂ）
耐記イオ／注入透過膜４１０を除去した後、全面にメタ
ルを形成し、熱アニールを行うと、前記ゲート電極４０
４及びソース・ドレイン拡散層４０７上のみにメタルシ
リサイド４０８が形成されるその後に、選択エッチを行
い未反応メタルを除去する。
ルを形成し、熱アニールを行うと、前記ゲート電極４０
４及びソース・ドレイン拡散層４０７上のみにメタルシ
リサイド４０８が形成されるその後に、選択エッチを行
い未反応メタルを除去する。
しかし、前述の従来技術においては、 酸化膜（ＳｉＯ
り、窒化膜（Ｓ ｉｓ Ｎ ａ ）にかかわらず、サイ
ドウオールはＳｉを含む。これが前記製造方法工程（２
）における熱アニール時にメタルと反応しメタルラリサ
イドを形成し第５図に示したようにゲート電極５０４と
、ソース・ドレイン拡散層５０７がメタルシリサイド５
０８を介して接続してしまうという問題があった。
り、窒化膜（Ｓ ｉｓ Ｎ ａ ）にかかわらず、サイ
ドウオールはＳｉを含む。これが前記製造方法工程（２
）における熱アニール時にメタルと反応しメタルラリサ
イドを形成し第５図に示したようにゲート電極５０４と
、ソース・ドレイン拡散層５０７がメタルシリサイド５
０８を介して接続してしまうという問題があった。
そこで本発明はこのような問題点を解決するもので、そ
の目的とすることは、サイドウオールとメタルの反応を
防ぎ、ソース・ドレインとゲート電極のショートのない
サリサイド構造の半導体装置の構造を提供することにあ
る。
の目的とすることは、サイドウオールとメタルの反応を
防ぎ、ソース・ドレインとゲート電極のショートのない
サリサイド構造の半導体装置の構造を提供することにあ
る。
本発明の半導体装置は、ゲート電極が絶縁膜サイドウオ
ールを仔するサリサイド構造の半導体装置において、前
記絶縁膜サイドウオールがＳｔを含何しないことを特徴
とする。
ールを仔するサリサイド構造の半導体装置において、前
記絶縁膜サイドウオールがＳｔを含何しないことを特徴
とする。
以下第１図により本発明の半導体装置の構造を説明、す
る。
る。
同図において１０１はＰ型半導体基板、１０２は素子分
離用酸化膜、１０３はゲート酸化膜、１０４はゲート電
極、１０５は低濃度Ｎ型不純物拡散層、１０６はＡｌｔ
ｏｓサイドウオール、１０７はソース・ドレイン拡散層
、１０８はメタルシリサイドである。
離用酸化膜、１０３はゲート酸化膜、１０４はゲート電
極、１０５は低濃度Ｎ型不純物拡散層、１０６はＡｌｔ
ｏｓサイドウオール、１０７はソース・ドレイン拡散層
、１０８はメタルシリサイドである。
また上記半導体装置の製造方法の一例を第２図（ａ）〜
（ｅ）に示す。
（ｅ）に示す。
工程（１）・・・第２図（ａ）
Ｐ型半導体基板上２０１上に周知の技術により素子分ｍ
用酸化膜２０２、ゲート酸化膜２０３、ゲート電極２０
４、低濃度Ｎ型不純物拡散層２０５を形成する。
用酸化膜２０２、ゲート酸化膜２０３、ゲート電極２０
４、低濃度Ｎ型不純物拡散層２０５を形成する。
工程（２・・・第２図（ｂ）
化学的気相成長法によりＡｉ Ｏ，！２０９を３０００
〜６０００人形成する。
〜６０００人形成する。
工程（３）・・・第２図（ｅ）
リアクティブイオンで全面をエツチングすることにより
Ａ ｌ ！ ＯＳサイドウオール２０６を形成する。
Ａ ｌ ！ ＯＳサイドウオール２０６を形成する。
工程（４）・・・第２図（ｄ）
前記Ｐ型半導体基板２０１上の一部及びゲートｆｆｌ［
２０４上にイオン注入透過１ａ２１０を９００℃〜１０
００℃の熱酸化法で５０〜２００人形成する。
２０４上にイオン注入透過１ａ２１０を９００℃〜１０
００℃の熱酸化法で５０〜２００人形成する。
Ｎ型高濃度不純物をイオン注入し、９００℃〜９５０°
Ｃの熱処理によりソース・ドレイン拡散層２０７を形成
する。
Ｃの熱処理によりソース・ドレイン拡散層２０７を形成
する。
工程５）・・・第２図（ｅ）
前記イオン注入透過膜２１０をＨＦで除去した後、Ｔ
ｓ １ＣＯ１Ｗ等のメタルを２００〜１０００人スパッ
タ法により形成し、ハロゲンランプにより６００°Ｃ〜
８００°Ｃでアニールすることで前記ゲー）ｆｆｉ極電
極４上及びソース・ドレイン拡散層２０７上にのみメタ
ルシリサンド２０８を形成する。尚未反応メタルは、ア
ンモニア、過酸化水景、水の混合液で容易に除去される
。
ｓ １ＣＯ１Ｗ等のメタルを２００〜１０００人スパッ
タ法により形成し、ハロゲンランプにより６００°Ｃ〜
８００°Ｃでアニールすることで前記ゲー）ｆｆｉ極電
極４上及びソース・ドレイン拡散層２０７上にのみメタ
ルシリサンド２０８を形成する。尚未反応メタルは、ア
ンモニア、過酸化水景、水の混合液で容易に除去される
。
尚、本実施例としては、Ｓｉを含有しない絶縁膜サイド
ウオールとしてＡ１．Ｏ，を用いたが、他にＡｌＮＣｕ
Ｏ，Ｃｕ＊ Ｏ等の膜を用いることも可能である。
ウオールとしてＡ１．Ｏ，を用いたが、他にＡｌＮＣｕ
Ｏ，Ｃｕ＊ Ｏ等の膜を用いることも可能である。
以上述べたように発明によれば、サイドウオールがＳｉ
を含有しないため、メタルシリサイド形成時、サイドウ
オール中の、Ｓｉとメタルが反応し、サイドウオール上
にメタルシリサンドを形成する可能性がなくなる。これ
により、ゲート電極とソース・ドレイン拡散層が十分分
離された優れたサイサイド構造の半導体装置を提供する
ことができるという効果が有する。
を含有しないため、メタルシリサイド形成時、サイドウ
オール中の、Ｓｉとメタルが反応し、サイドウオール上
にメタルシリサンドを形成する可能性がなくなる。これ
により、ゲート電極とソース・ドレイン拡散層が十分分
離された優れたサイサイド構造の半導体装置を提供する
ことができるという効果が有する。
【図面の簡単な説明】
第１図は本発明の半導体装置の構造を表わす断面図、第
２図（ａ）〜（ｅ）は本発明の半導体装置の製造工程を
表わす断面図、第３図は従来の半導体装置のｔユ遣を表
わす断面図、第４図（ａ）、（ｂ）は従来の半導体装置
の製造方法工程を表わす断面図。第５図は従来の半導体
装Ｍの問題点を示す断面図。 １０１．２０１．３０１．４０１．５０１・・・Ｐ型半
導体基板 １０２．２０２．３０２．４０２．５０２・・・素子分
離用酸化膜 １０３．２０３．３０３．４０３．５０３’ ・・・
ゲート酸化膜 １０４．２０４．３０４．４０４．５０４ ・・・ゲ
ート酸化膜 １０５．２０５．３０５．４０５．５０５・・・Ｎ型低
濃度不純物拡散層 １０６．２０６・ＡＩ、Ｏｓ サイドウオール３０６．
４０６．５０Ｂ・・・酸化膜（Ｓｉｎ、）あるいは、窒
化１ａ （Ｓ ｉ ｓ Ｎ −）サイドウオール１０７
．２０７．３０７．４０７．５０７ ・・・ソース自
ドレイン １０８．２０８．３０８．４０８．５０ｇ・・・メタル
シリサイド ２０．９ ・Ａ Ｉ 、、Ｏ、膜 ２１０．４１０・・・イオン注入透過膜以 上 出願人 セイフーエプンン株式会社 代理人 弁理士 最 上 務 他１名゛−−＼”ノ １１ 回 （ｂ） （Ｃ） ’ｉ−ｚ＊ ＜ｅ） １２鶏 １ リ
２図（ａ）〜（ｅ）は本発明の半導体装置の製造工程を
表わす断面図、第３図は従来の半導体装置のｔユ遣を表
わす断面図、第４図（ａ）、（ｂ）は従来の半導体装置
の製造方法工程を表わす断面図。第５図は従来の半導体
装Ｍの問題点を示す断面図。 １０１．２０１．３０１．４０１．５０１・・・Ｐ型半
導体基板 １０２．２０２．３０２．４０２．５０２・・・素子分
離用酸化膜 １０３．２０３．３０３．４０３．５０３’ ・・・
ゲート酸化膜 １０４．２０４．３０４．４０４．５０４ ・・・ゲ
ート酸化膜 １０５．２０５．３０５．４０５．５０５・・・Ｎ型低
濃度不純物拡散層 １０６．２０６・ＡＩ、Ｏｓ サイドウオール３０６．
４０６．５０Ｂ・・・酸化膜（Ｓｉｎ、）あるいは、窒
化１ａ （Ｓ ｉ ｓ Ｎ −）サイドウオール１０７
．２０７．３０７．４０７．５０７ ・・・ソース自
ドレイン １０８．２０８．３０８．４０８．５０ｇ・・・メタル
シリサイド ２０．９ ・Ａ Ｉ 、、Ｏ、膜 ２１０．４１０・・・イオン注入透過膜以 上 出願人 セイフーエプンン株式会社 代理人 弁理士 最 上 務 他１名゛−−＼”ノ １１ 回 （ｂ） （Ｃ） ’ｉ−ｚ＊ ＜ｅ） １２鶏 １ リ
Claims (1)
- １）ゲート電極が、絶縁膜サイドウオールを有し、ソー
ス、ドレイン及びゲート電極上にメタルシリサイドを有
する半導体装置において、前記絶縁膜サイドウオールが
Ｓｉを含有しないことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15569387A JPS64761A (en) | 1987-06-23 | 1987-06-23 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15569387A JPS64761A (en) | 1987-06-23 | 1987-06-23 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01761A true JPH01761A (ja) | 1989-01-05 |
| JPS64761A JPS64761A (en) | 1989-01-05 |
Family
ID=15611476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15569387A Pending JPS64761A (en) | 1987-06-23 | 1987-06-23 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS64761A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0834313B2 (ja) * | 1989-10-09 | 1996-03-29 | 株式会社東芝 | 半導体装置及びその製造方法 |
| DE69224730T2 (de) * | 1991-12-31 | 1998-07-30 | Sgs Thomson Microelectronics | Seitenwand-Abstandsstruktur für Feldeffekttransistor |
| US6724051B1 (en) * | 2000-10-05 | 2004-04-20 | Advanced Micro Devices, Inc. | Nickel silicide process using non-reactive spacer |
| JP4517634B2 (ja) | 2003-11-26 | 2010-08-04 | いすゞ自動車株式会社 | 流体継手 |
-
1987
- 1987-06-23 JP JP15569387A patent/JPS64761A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0324737A (ja) | 半導体装置およびその製造方法 | |
| JPH01761A (ja) | 半導体装置 | |
| TWI248642B (en) | Method and apparatus for fabricating semiconductor device | |
| JPS62169412A (ja) | 半導体集積回路装置の製造方法 | |
| JP2621136B2 (ja) | 半導体装置の製造方法 | |
| JP2758444B2 (ja) | 半導体装置の製造方法 | |
| JP2525186B2 (ja) | 半導体装置の製造方法 | |
| JPH10308448A (ja) | 半導体デバイスの隔離膜及びその形成方法 | |
| JPS6254470A (ja) | 半導体装置の製造方法 | |
| JPH01110762A (ja) | 半導体装置の製造方法 | |
| JPH0227769A (ja) | 半導体装置 | |
| JP3387518B2 (ja) | 半導体装置 | |
| JPS6068656A (ja) | 半導体装置の製造方法 | |
| JPH01112752A (ja) | 半導体装置の製造方法 | |
| JP3050190B2 (ja) | 半導体装置の製造方法 | |
| JPH01105532A (ja) | 半導体装置の製造方法 | |
| JPH10125623A (ja) | 半導体装置の製造方法 | |
| KR100580795B1 (ko) | 반도체 소자의 제조 방법 | |
| JPH053172A (ja) | 半導体装置及びその製造方法 | |
| JPH01245560A (ja) | 半導体装置の製造方法 | |
| JPH01760A (ja) | 半導体装置の製造方法 | |
| JPH10107281A (ja) | 半導体装置及びその製造方法 | |
| JPS63307778A (ja) | 半導体装置の製造方法 | |
| JPH0314241A (ja) | 半導体装置の製造方法 | |
| JPH09129875A (ja) | 半導体装置の製造方法 |