JPH0181797U - - Google Patents

Info

Publication number
JPH0181797U
JPH0181797U JP1987175343U JP17534387U JPH0181797U JP H0181797 U JPH0181797 U JP H0181797U JP 1987175343 U JP1987175343 U JP 1987175343U JP 17534387 U JP17534387 U JP 17534387U JP H0181797 U JPH0181797 U JP H0181797U
Authority
JP
Japan
Prior art keywords
memory
data
logical value
switching signal
signal line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1987175343U
Other languages
English (en)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed filed Critical
Priority to JP1987175343U priority Critical patent/JPH0181797U/ja
Publication of JPH0181797U publication Critical patent/JPH0181797U/ja
Pending legal-status Critical Current

Links

Description

【図面の簡単な説明】
第１図はこの考案の一実施例を示すブロツク図
、第２図は第１図に示すメモリ１０セル１２の一
実施例を示す図、第３図は第１図に示すメモリ０
１セル１３の一実施例を示す図、第４図は第１図
に示すメモリ１固定セル１４の一実施例を示す図
、第５図は第１図に示すメモリ０固定セル１５の
一実施例を示す図、第６図は第１図に示すアドレ
スデコーダ２の一実施例を示す図、第７図は従来
のリードオンリメモリ装置を示すブロツク図、第
８図は第７図に示すメモリ１セル４の一実施例を
示す図、第９図は第７図に示すメモリ０セル５の
一実施例を示す図である。 図において、１はメモリアドレス線、２はアド
レスデコーダ、３はワード線、６はビツト線、７
はプルアツプ回路、８はデータドライバ、１１は
メモリデータ切換え信号線、１２はメモリ１０セ
ル、１３はメモリ０１セル、１４はメモリ１固定
セル、１５はメモリ０固定セルである。なお各図
中同一符号は同一または相当部分を示す。

Claims (1)

    【実用新案登録請求の範囲】
  1. ＭＯＳ型トランジスタで構成されたリードオン
    リメモリ装置において、メモリアドレスをデコー
    ドするアドレスデコーダと、前記アドレスデコー
    ダからの出力であるワード線と、リードオンリメ
    モリ内に記憶されている論理値１データを論理値
    ０データに切換え、また論理値０データを論理値
    １データに切換えるメモリデータ切換え信号線と
    、前記所要のワード線により選択され、前記メモ
    リデータ切換え信号線が非有意の時に論理値１デ
    ータとなり、有意の時に論理値０データとなるメ
    モリ１０セルと、前記所要のワード線により選択
    され、前記メモリデータ切換え信号線が非有意の
    時に論理値０データとなり、有意の時に論理値１
    データとなるメモリ０１セルと、前記所要のワー
    ド線により選択され、前記メモリデータ切換え信
    号線の状態にかかわらず論理値１データとなるメ
    モリ１固定セルと、前記所要のワード線により選
    択され、前記メモリ切換え信号線の状態にかかわ
    らず論理値０データとなるメモリ０固定セルと、
    前記メモリ１０セル、及び前記メモリ０１セル、
    及び前記メモリ１固定セル、及び前記メモリ０固
    定セルからの出力で、同じ重みのビツトが接続さ
    れる複数のビツト線と、前記ビツト線をプルアツ
    プする複数のプルアツプ回路と、前記ビツト線上
    のデータをリードオンリメモリ外部へ出力するデ
    ータドライバとを備えたことを特徴とするリード
    オンリメモリ装置。
JP1987175343U 1987-11-17 1987-11-17 Pending JPH0181797U (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1987175343U JPH0181797U (ja) 1987-11-17 1987-11-17

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1987175343U JPH0181797U (ja) 1987-11-17 1987-11-17

Publications (1)

Publication Number Publication Date
JPH0181797U true JPH0181797U (ja) 1989-05-31

Family

ID=31467137

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1987175343U Pending JPH0181797U (ja) 1987-11-17 1987-11-17

Country Status (1)

Country Link
JP (1) JPH0181797U (ja)

Similar Documents

Publication Publication Date Title
KR970004746B1 (ko) 고속 어드레스 디코더를 포함하는 반도체 메모리
US5867443A (en) Shared bitline heterogeneous memory
US4706219A (en) Word length selectable memory
US3962686A (en) Memory circuit
US4618784A (en) High-performance, high-density CMOS decoder/driver circuit
KR910000388B1 (ko) 메모리셀 블록의 선택적 동작이 가능한 반도체 메모리장치
EP0262995A2 (en) Semiconductor memory device having an address transition detection circuit
US4788457A (en) CMOS row decoder circuit for use in row and column addressing
KR880009373A (ko) 반도체 기억장치
JPH0158591B2 (ja)
JPS62293596A (ja) 連想記憶装置
KR910014938A (ko) 향상된 di/dt 제어가 가능한 집적회로 메모리
JP2596180B2 (ja) 半導体集積メモリ回路
JPH0181797U (ja)
EP1278198A3 (en) Semiconductor memory device
JP2557337B2 (ja) 半導体記憶装置
JP2663138B2 (ja) 半導体集積回路装置
KR950020173A (ko) 저전력 동작 모드를 갖춘 메모리를 가진 데이타 처리 시스템 및 그 방법
US5034924A (en) Static random access memory device with pull-down control circuit
US5012451A (en) ROM circuit
JPS60254495A (ja) 半導体記憶装置
JPS6180917A (ja) 符号化回路
JPH02244479A (ja) 半導体メモリ装置
US4270189A (en) Read only memory circuit
JPH0628880A (ja) アドレスデコ−ダ