JPH0184145U - - Google Patents
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- Publication number
- JPH0184145U JPH0184145U JP1987178912U JP17891287U JPH0184145U JP H0184145 U JPH0184145 U JP H0184145U JP 1987178912 U JP1987178912 U JP 1987178912U JP 17891287 U JP17891287 U JP 17891287U JP H0184145 U JPH0184145 U JP H0184145U
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- JP
- Japan
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- stored
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- Pending
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- 238000001514 detection method Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 2
Description
第１図は本考案のクレーム対応図、第２図は本
考案の一実施例を示す構成図、第３図は同上のフ
ローチヤートである。 ２……ＣＰＵ、３……第１ＲＯＭ、４……第２
ＲＯＭ。
考案の一実施例を示す構成図、第３図は同上のフ
ローチヤートである。 ２……ＣＰＵ、３……第１ＲＯＭ、４……第２
ＲＯＭ。
Claims (1)
- 所定ビツト数の制御手段と、該制御手段よりビ
ツト数の少ない複数の記憶手段と、を備えると共
に、前記各記憶手段には他の記憶手段とは異なる
アドレスにデータが夫々記憶され、前記制御手段
は前記各記憶手段からデータを検索するようにし
た制御装置において、前記記憶手段のうち少なく
とも一つの記憶手段のアドレスであつて、かつ前
記データが記憶されていないアドレスに、誤接続
検出用データを記憶させて構成したことを特徴と
する制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987178912U JPH0184145U (ja) | 1987-11-26 | 1987-11-26 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987178912U JPH0184145U (ja) | 1987-11-26 | 1987-11-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0184145U true JPH0184145U (ja) | 1989-06-05 |
Family
ID=31470508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987178912U Pending JPH0184145U (ja) | 1987-11-26 | 1987-11-26 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0184145U (ja) |
-
1987
- 1987-11-26 JP JP1987178912U patent/JPH0184145U/ja active Pending