JPH02143641U - - Google Patents
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- Publication number
- JPH02143641U JPH02143641U JP4971189U JP4971189U JPH02143641U JP H02143641 U JPH02143641 U JP H02143641U JP 4971189 U JP4971189 U JP 4971189U JP 4971189 U JP4971189 U JP 4971189U JP H02143641 U JPH02143641 U JP H02143641U
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- JP
- Japan
- Prior art keywords
- address
- value
- bit
- bits
- memory
- Prior art date
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- Pending
Links
- 230000015654 memory Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Digital Computer Display Output (AREA)
Description
第１図は本考案の一実施例の回路構成を示すブ
ロツク図である。 ２……表示メモリ、３……割付アドレスレジス
タ、４……比較回路、５……アドレスレジスタ、
６……アドレスインクリメント回路、７……アク
セス禁止回路。
ロツク図である。 ２……表示メモリ、３……割付アドレスレジス
タ、４……比較回路、５……アドレスレジスタ、
６……アドレスインクリメント回路、７……アク
セス禁止回路。
Claims (1)
- 複数のメモリに対して設けられるメモリアクセ
ス回路において、メモリ毎にｎビツトの異なる値
を割り付け記憶した割付アドレスレジスタと、こ
の割付アドレスレジスタのｎビツトに上記メモリ
のｍビツトのアドレスを加えたｎ＋ｍビツトのア
ドレス値をインクリメントするアドレスインクリ
メント手段と、このアドレスインクリメント手段
のアドレス値の上位ｎビツトと上記割付アドレス
レジスタのｎビツト値を比較する比較手段と、こ
の比較手段での比較一致結果より対応するメモリ
を下位ｍビツトのアドレス値でアクセスする制御
手段とを具備したことを特徴とするメモリアクセ
ス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4971189U JPH02143641U (ja) | 1989-04-28 | 1989-04-28 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4971189U JPH02143641U (ja) | 1989-04-28 | 1989-04-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02143641U true JPH02143641U (ja) | 1990-12-05 |
Family
ID=31567641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4971189U Pending JPH02143641U (ja) | 1989-04-28 | 1989-04-28 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02143641U (ja) |
-
1989
- 1989-04-28 JP JP4971189U patent/JPH02143641U/ja active Pending
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