JPH0186728U - - Google Patents

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JPH0186728U
JPH0186728U JP18248487U JP18248487U JPH0186728U JP H0186728 U JPH0186728 U JP H0186728U JP 18248487 U JP18248487 U JP 18248487U JP 18248487 U JP18248487 U JP 18248487U JP H0186728 U JPH0186728 U JP H0186728U
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JP
Japan
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address counter
counter circuit
input
counter
shift register
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Pending
Application number
JP18248487U
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  • Synchronisation In Digital Transmission Systems (AREA)
  • Time-Division Multiplex Systems (AREA)
  • Communication Control (AREA)

Description

【図面の簡単な説明】
第１図、第２図はこの考案の実施例を示すブロ
ツク図、第３図は第１図、第２図を説明するため
に各部信号を示すタイミング図、第４図は、従来
のフレームカウンタ回路の実施例を示すブロツク
図、第５図は、第４図を説明するための各部信号
を示すタイミング図である。 図において、１はクロツク、２は第１のアドレ
スカウンタ回路、５は第２のアドレスカウンタ回
路、８は第３のアドレスカウンタ回路、１１は３
ビツトシフトレジスタ、１３は２ビツトシフトレ
ジスタ、１５は１ビツトシフトレジスタ、１７は
第１の１６進カウンタ、１９は第１のフリツプフ
ロツプ、２０は第２の１６進カウンタ、２２は第
２のフリツプフロツプ、２３は第３の１６進カウ
ンタ、２５は第３のフリツプフロツプである。な
お、図中同一符号は同一又は相当部分を示す。

Claims (1)

    【実用新案登録請求の範囲】
  1. 外部から入力されるクロツクをトリガ信号とす
    るカウンタと、上記カウンタのキヤリー出力を入
    力とし、上記クロツクをトリガ信号とするフリツ
    プフロツプを構成要素とするアドレスカウンタ回
    路を、Ｎ個だけカスケード接続した構成であるＮ
    段のフレームカウンタ回路と、上記Ｎ段のフレー
    ムカウンタ回路を構成しているＮ個の上記アドレ
    スカウンタ回路である。第１のアドレスカウンタ
    回路から第Ｎのアドレスカウンタ回路までの各カ
    ウント出力を入力とし、上記クロツクに同期して
    シフトさせるＮビツトシフトレジスタから１ビツ
    トシフトレジスタまでのＮ個のシフトレジスタを
    備えたことを特徴とするフレームカウンタ回路。
    （ただしＮは任意の正の整数である。）
JP18248487U 1987-11-30 1987-11-30 Pending JPH0186728U (ja)

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JP18248487U JPH0186728U (ja) 1987-11-30 1987-11-30

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JPH0186728U true JPH0186728U (ja) 1989-06-08

Family

ID=31473931

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JP18248487U Pending JPH0186728U (ja) 1987-11-30 1987-11-30

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