JPH03125532U - - Google Patents

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JPH03125532U
JPH03125532U JP3387990U JP3387990U JPH03125532U JP H03125532 U JPH03125532 U JP H03125532U JP 3387990 U JP3387990 U JP 3387990U JP 3387990 U JP3387990 U JP 3387990U JP H03125532 U JPH03125532 U JP H03125532U
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clock pulses
counter
shift register
stage shift
pulses
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JP3387990U
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  • Manipulation Of Pulses (AREA)

Description

【図面の簡単な説明】
第１図は本考案の一実施例を示す回路図、第２
図は一実施例の動作を説明するタイミング図、第
３図は一実施例の回路のプリセツト値と分周比の
関係を示す図、第４図、第５図および第６図は本
考案の他の実施例を示す回路図である。第７図は
および第８図は従来回路を示す図である。 １……カウンタ、５……フリツプフロツプ、６
……ノア回路。

Claims (1)

  1. 【実用新案登録請求の範囲】 クロツクパルスの計数を行ない、Ｎ個のクロツ
    クパルスに対して１個のキヤリパルスを出力する
    カウンタと、 前記カウンタからのキヤリパルスを前記クロツ
    クパルスに同期して記憶するＭ段シフトレジスタ
    と、 前記Ｍ段シフトレジスタの記憶出力により、前
    記カウンタの計数動作を前記クロツクパルスＭ個
    分遅延させる計数遅延回路とを備えたことを特徴
    とする分周回路。
JP3387990U 1990-03-30 1990-03-30 Pending JPH03125532U (ja)

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JP3387990U JPH03125532U (ja) 1990-03-30 1990-03-30

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JPH03125532U true JPH03125532U (ja) 1991-12-18

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