JPH0187548U - - Google Patents
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- Publication number
- JPH0187548U JPH0187548U JP18471287U JP18471287U JPH0187548U JP H0187548 U JPH0187548 U JP H0187548U JP 18471287 U JP18471287 U JP 18471287U JP 18471287 U JP18471287 U JP 18471287U JP H0187548 U JPH0187548 U JP H0187548U
- Authority
- JP
- Japan
- Prior art keywords
- package substrate
- pins
- grid array
- mounting portion
- pin grid
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims description 2
- 239000000758 substrate Substances 0.000 claims 3
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Description
第１図ａ及びｂはそれぞれ本考案の一実施例の
斜視図及びＡ―Ａ′線断面図、第２図は従来のピ
ングリツドアレーパツケージの一例の斜視図であ
る。 １，１′……パツケージ基板、２，２′……ピ
ン、３……半導体チツプ、４……ボンデイング線
、５，５′……キヤツプ、６，６′……表示部。
斜視図及びＡ―Ａ′線断面図、第２図は従来のピ
ングリツドアレーパツケージの一例の斜視図であ
る。 １，１′……パツケージ基板、２，２′……ピ
ン、３……半導体チツプ、４……ボンデイング線
、５，５′……キヤツプ、６，６′……表示部。
Claims (1)
- 半導体チツプを固着すべきマウント部を設けた
パツケージ基板と該パツケージ基板に配置した外
部接続用の複数のピンとを少くとも備えたピング
リツドアレーパツケージにおいて、前記マウント
部と前記ピンとが前記パツケージ基板の同一の面
に配置したことを特徴とするピングリツドアレー
パツケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18471287U JPH0187548U (ja) | 1987-12-02 | 1987-12-02 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18471287U JPH0187548U (ja) | 1987-12-02 | 1987-12-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0187548U true JPH0187548U (ja) | 1989-06-09 |
Family
ID=31476053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18471287U Pending JPH0187548U (ja) | 1987-12-02 | 1987-12-02 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0187548U (ja) |
-
1987
- 1987-12-02 JP JP18471287U patent/JPH0187548U/ja active Pending