JPH019019Y2 - - Google Patents
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- JPH019019Y2 JPH019019Y2 JP1987068438U JP6843887U JPH019019Y2 JP H019019 Y2 JPH019019 Y2 JP H019019Y2 JP 1987068438 U JP1987068438 U JP 1987068438U JP 6843887 U JP6843887 U JP 6843887U JP H019019 Y2 JPH019019 Y2 JP H019019Y2
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- terminal
- clock
- control
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Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は論理機能試験装置に関し、特に各被試
験用入力端子に、一般入力信号またはクロツク信
号のいずれでも適宜選択的に入力することができ
るように構成した論理機能試験装置に関するもの
である。
験用入力端子に、一般入力信号またはクロツク信
号のいずれでも適宜選択的に入力することができ
るように構成した論理機能試験装置に関するもの
である。
例えばある回路の論理機能を試験する場合、上
記回路の各端子のうち、ある入力端子に対しては
一般入力信号、即ちデータを入力し、他の入力端
子に対してはクロツク信号を印加し、出力端子よ
り上記各入力に対応して得られる出力を検知する
ことが行われている。このような場合、被試験回
路が異なると、データが入力されるデータ入力端
子の位置、クロツクが入力されるべきクロツク入
力端子の位置あるいは出力端子の位置等がそれぞ
れ異なるために、論理機能試験装置としては各端
子に対する伝達信号が、被験験回路に応じてデー
タであつたりクロツクであつたり選択出力する必
要がある。それ故、第１図に示す如く、論理機能
試験装置に制御パターンを受けるバツフアD1〜
Do及びX1〜Xoを設け、各バツフアに第２図に示
す如き制御信号を印加することによりその端子を
データ用端子とかクロツク用端子の如く選択的に
使用していた。
記回路の各端子のうち、ある入力端子に対しては
一般入力信号、即ちデータを入力し、他の入力端
子に対してはクロツク信号を印加し、出力端子よ
り上記各入力に対応して得られる出力を検知する
ことが行われている。このような場合、被試験回
路が異なると、データが入力されるデータ入力端
子の位置、クロツクが入力されるべきクロツク入
力端子の位置あるいは出力端子の位置等がそれぞ
れ異なるために、論理機能試験装置としては各端
子に対する伝達信号が、被験験回路に応じてデー
タであつたりクロツクであつたり選択出力する必
要がある。それ故、第１図に示す如く、論理機能
試験装置に制御パターンを受けるバツフアD1〜
Do及びX1〜Xoを設け、各バツフアに第２図に示
す如き制御信号を印加することによりその端子を
データ用端子とかクロツク用端子の如く選択的に
使用していた。
例えば第１図において、論理機能試験装置のピ
ンP1，P2，…PoにおいてP1を一般入力端子（被
試験回路に対してデータを入力させる端子）とし
て使用し、P2をクロツク入力端子（被試験回路
に対してクロツクを入力させる端子）として使用
し、Poを出力端子（被試験回路が出力した出力
信号が伝達される端子）として使用する場合、ス
イツチS11をS1sに接続、リレーR1iを閉じR10を開
き第２図に示す如くバツフアD1に「１」を伝達
しP1に「１」を発生させる。またバツフアD1に
「０」を伝達し、端子P1に「０」を発生させる。
一方クロツク用として使用される端子P2につい
ては、スイツチS21をS2cに接続、リレーR2iを閉
じR20を開き第２図に示す如く、バツフアD2に
「１」を伝達し端子P2にクロツクを発生させる。
またバツフアD2に「０」を伝達するとき、端子
P2はクロツクが発生されない。そして出力端子
として使用される端子Poについては、リレーRoi
を開きRopを閉じ第２図に示す如く、バツフアDo
に「１」を伝達しバツフアXoに「０」を伝達す
ると今度は出力論理比較回路Coが動作し端子Po
に被試験回路から「１」が出力されているものと
期待して比較動作を行い、もし端子Poに「１」
が出力されていないときにはこれがレシーバRVo
を経由して出力論理比較回路Coに伝達されその
結果不一致を報告する。またバツフアDo及びXo
にいずれも「０」が伝達される場合には出力論理
比較回路Coは、端子Poに被試験回路から「０」
が出力されているものと期待して比較動作を行
う。しかしバツフアXoに「１」が伝達されると
きバツフアDoに伝達された値如何にかかわらず、
また端子Poに何が伝達されているのかにもかか
わらず、出力論理比較回路Coは動作しない。
ンP1，P2，…PoにおいてP1を一般入力端子（被
試験回路に対してデータを入力させる端子）とし
て使用し、P2をクロツク入力端子（被試験回路
に対してクロツクを入力させる端子）として使用
し、Poを出力端子（被試験回路が出力した出力
信号が伝達される端子）として使用する場合、ス
イツチS11をS1sに接続、リレーR1iを閉じR10を開
き第２図に示す如くバツフアD1に「１」を伝達
しP1に「１」を発生させる。またバツフアD1に
「０」を伝達し、端子P1に「０」を発生させる。
一方クロツク用として使用される端子P2につい
ては、スイツチS21をS2cに接続、リレーR2iを閉
じR20を開き第２図に示す如く、バツフアD2に
「１」を伝達し端子P2にクロツクを発生させる。
またバツフアD2に「０」を伝達するとき、端子
P2はクロツクが発生されない。そして出力端子
として使用される端子Poについては、リレーRoi
を開きRopを閉じ第２図に示す如く、バツフアDo
に「１」を伝達しバツフアXoに「０」を伝達す
ると今度は出力論理比較回路Coが動作し端子Po
に被試験回路から「１」が出力されているものと
期待して比較動作を行い、もし端子Poに「１」
が出力されていないときにはこれがレシーバRVo
を経由して出力論理比較回路Coに伝達されその
結果不一致を報告する。またバツフアDo及びXo
にいずれも「０」が伝達される場合には出力論理
比較回路Coは、端子Poに被試験回路から「０」
が出力されているものと期待して比較動作を行
う。しかしバツフアXoに「１」が伝達されると
きバツフアDoに伝達された値如何にかかわらず、
また端子Poに何が伝達されているのかにもかか
わらず、出力論理比較回路Coは動作しない。
（考案が解決しようとする問題点）
したがつて、従来の論理機能試験装置では、そ
の端子を一旦一般入力端子と定義してしまうとこ
れをクロツク用端子として使用する場合、逆にま
たクロツク端子として定義づけたときこれを一般
入力端子として使用するためには特別の制御を必
要とするという欠点があつた。
の端子を一旦一般入力端子と定義してしまうとこ
れをクロツク用端子として使用する場合、逆にま
たクロツク端子として定義づけたときこれを一般
入力端子として使用するためには特別の制御を必
要とするという欠点があつた。
それ故、本考案はこのような欠点を改善し、入
力端子として使用するときに一般入力端子として
のみならずクロツク入力端子としても使用できる
ように構成した入力端子を備える論理機能試験装
置を提供することを目的とするものであつて、こ
のために本考案の論理機能試験装置では、その機
能が測定される被測定論理回路に対し信号又はク
ロツク信号が伝達される複数の端子と制御回路を
具備し、上記制御回路に入力信号と制御信号を伝
達することにより上記複数の端子の機能を選択的
に制御するようにした論理機能試験装置におい
て、同一のサイクルでかつタイミングの異なる第
１制御クロツクCK1、第２制御クロツクCK2、第
３制御クロツクCK3を発生するクロツク発生手段
と、制御回路について、入力信号が入力される入
力信号保持部Ｄ及び制御信号保持部Ｘと、第１ア
ンドゲート手段２と、第２アンドゲート手段３
と、第１ナンドゲート手段５と、第２ナンドゲー
ト手段６と、これらのアンドゲート手段及びナン
ドゲート手段の出力が入力され、セツト端子に論
理「１」が入力されたとき論理「１」を出力し、
リセツト端子に論理「０」が入力されたとき論理
「０」を出力し、セツト端子、リセツト端子に論
理「１」が入力されたときデータ端子への入力を
そのまま出力する状態保持手段７と端子のドライ
バを設け、上記入力信号保持部の出力を状態保持
手段のデータ端子及び第１ナンドゲート手段に入
力するとともにその反転信号を第１ナンドゲート
手段に入力し、制御信号保持部の出力を第２アン
ドゲート手段に入力するとともにその反転信号を
第１のアンドゲート手段に入力し、上記クロツク
発生手段の第１制御クロツクCK1を第１アンドゲ
ート手段に入力し、第２制御クロツクCK2を第２
アンドゲート手段に入力し、第３制御クロツク
CK3を第１ナンドゲート手段及び第２ナンドゲー
ト手段に入力し、該第１、第２アンドゲート手段
の出力を上記状態保持手段のクロツク端子に、第
１ナンドゲート手段の出力を上記状態保持手段の
セツト端子に第２ナンドゲート手段の出力を上記
状態保持手段のリセツト端子に入力し、該状態保
持手段の出力を該ドライバに与える様にしたこと
を特徴とする。
力端子として使用するときに一般入力端子として
のみならずクロツク入力端子としても使用できる
ように構成した入力端子を備える論理機能試験装
置を提供することを目的とするものであつて、こ
のために本考案の論理機能試験装置では、その機
能が測定される被測定論理回路に対し信号又はク
ロツク信号が伝達される複数の端子と制御回路を
具備し、上記制御回路に入力信号と制御信号を伝
達することにより上記複数の端子の機能を選択的
に制御するようにした論理機能試験装置におい
て、同一のサイクルでかつタイミングの異なる第
１制御クロツクCK1、第２制御クロツクCK2、第
３制御クロツクCK3を発生するクロツク発生手段
と、制御回路について、入力信号が入力される入
力信号保持部Ｄ及び制御信号保持部Ｘと、第１ア
ンドゲート手段２と、第２アンドゲート手段３
と、第１ナンドゲート手段５と、第２ナンドゲー
ト手段６と、これらのアンドゲート手段及びナン
ドゲート手段の出力が入力され、セツト端子に論
理「１」が入力されたとき論理「１」を出力し、
リセツト端子に論理「０」が入力されたとき論理
「０」を出力し、セツト端子、リセツト端子に論
理「１」が入力されたときデータ端子への入力を
そのまま出力する状態保持手段７と端子のドライ
バを設け、上記入力信号保持部の出力を状態保持
手段のデータ端子及び第１ナンドゲート手段に入
力するとともにその反転信号を第１ナンドゲート
手段に入力し、制御信号保持部の出力を第２アン
ドゲート手段に入力するとともにその反転信号を
第１のアンドゲート手段に入力し、上記クロツク
発生手段の第１制御クロツクCK1を第１アンドゲ
ート手段に入力し、第２制御クロツクCK2を第２
アンドゲート手段に入力し、第３制御クロツク
CK3を第１ナンドゲート手段及び第２ナンドゲー
ト手段に入力し、該第１、第２アンドゲート手段
の出力を上記状態保持手段のクロツク端子に、第
１ナンドゲート手段の出力を上記状態保持手段の
セツト端子に第２ナンドゲート手段の出力を上記
状態保持手段のリセツト端子に入力し、該状態保
持手段の出力を該ドライバに与える様にしたこと
を特徴とする。
以下本考案の一実施例を第３図乃至第７図にも
とづき説明する。
とづき説明する。
第３図は本考案の一実施例構成を示し、第４図
はその制御回路の詳細説明図、第５図は複数の制
御クロツクの状態を示し、第６図及び第７図はそ
の制御状態説明図である。
はその制御回路の詳細説明図、第５図は複数の制
御クロツクの状態を示し、第６図及び第７図はそ
の制御状態説明図である。
図中、他と同符号部は同一部分を示すものであ
つて、１は制御クロツク発生器、２，３はアンド
回路、４はオア回路、５，６はナンド回路、７は
リセツト・セツト付Ｄ・フリツプ・フロツプ（以
下Ｒ・Ｓ付Ｄ・FFという）、８，９はインバー
タ、１０，１０−１〜１０−ｎは制御回路であ
る。
つて、１は制御クロツク発生器、２，３はアンド
回路、４はオア回路、５，６はナンド回路、７は
リセツト・セツト付Ｄ・フリツプ・フロツプ（以
下Ｒ・Ｓ付Ｄ・FFという）、８，９はインバー
タ、１０，１０−１〜１０−ｎは制御回路であ
る。
制御クロツク発生器１は、第５図に示す如く、
制御クロツクCK1，CK2及びCK3を発生するもの
である。これらの制御クロツクCK1〜CK3はいず
れも同一のテストサイクルTsの周期を有するも
のであるが、制御クロツクCK1から時間Tdだけ
おくれて制御クロツクCK2が発生し、更に時間
Twだけおくれて制御クロツクCK3が発生する。
そしてこれらの時間Td及びTwの値はプログラム
で制御することもできる。
制御クロツクCK1，CK2及びCK3を発生するもの
である。これらの制御クロツクCK1〜CK3はいず
れも同一のテストサイクルTsの周期を有するも
のであるが、制御クロツクCK1から時間Tdだけ
おくれて制御クロツクCK2が発生し、更に時間
Twだけおくれて制御クロツクCK3が発生する。
そしてこれらの時間Td及びTwの値はプログラム
で制御することもできる。
オア回路４は、バツフアＤ及びバツフアＸに印
加される「１」、「０」に応じて、第６図Ｃに示す
信号を出力する。
加される「１」、「０」に応じて、第６図Ｃに示す
信号を出力する。
Ｒ・Ｓ付Ｄ・FF７はセツト端子Ｓに「０」が
印加されたとき「１」を出力し、リセツト端子Ｒ
に「０」が印加されたとき「０」を出力する。そ
してセツト端子Ｓ及びリセツト端子Ｒにそれぞれ
「１」が印加されたとき、クロツクの印加により
端子Dpに伝達されている信号を出力するように
構成されている。
印加されたとき「１」を出力し、リセツト端子Ｒ
に「０」が印加されたとき「０」を出力する。そ
してセツト端子Ｓ及びリセツト端子Ｒにそれぞれ
「１」が印加されたとき、クロツクの印加により
端子Dpに伝達されている信号を出力するように
構成されている。
本考案の構成を第４図〜第７図にもどづき説明
する。第４図において示される制御回路１０は、
第３図における制御回路１０−１〜１０−ｎの１
つを代表的に詳述したものである。
する。第４図において示される制御回路１０は、
第３図における制御回路１０−１〜１０−ｎの１
つを代表的に詳述したものである。
いま第６図におけるテスト期間１に示す如く、
例えば制御用のプロセツサからバツフアＤに
「０」、バツフアＸに「０」がそれぞれ印加され
る。このときクロツク発生器１から制御クロツク
CK1が発生すると、バツフアＸが「０」のために
インバータ８は「１」を出しアンド回路２がオン
状態にあるので、上記制御クロツクCK1はアンド
回路２及びオア回路４を経由してＲ・Ｓ付Ｄ・
FF７に伝達される。このとき、バツフアＸが
「０」のためにナンド回路５及び６に「０」が入
力され、その結果上記Ｒ・Ｓ付のＤ・FF７のセ
ツト端子Ｓとリセツト端子Ｒにはそれぞれ「１」
が印加されることになる。このとき端子Dpには
バツフアＤから「０」が伝達されているので、上
記制御クロツクCK1の印加により、Ｒ・Ｓ付Ｄ・
FF７は「０」を出力する。この状態は、制御ク
ロツクCK2、CK3の発生によるも、アンド回路３
がオフ状態のために制御クロツクCK2はＲ・Ｓ付
Ｄ・FF７に伝達されず、また制御クロツクCK3
の入力されるナンド回路５，６にはすでに「０」
入力が印加されているため、この制御クロツク
CK3もこれまたＲ・Ｓ付Ｄ・FF７に伝達されな
いので、このテスト期間１のときには、Ｒ・Ｓ付
Ｄ・FF７は「０」を出力し、これがドライバー
DVを経由して端子Ｐに伝達されることになる。
例えば制御用のプロセツサからバツフアＤに
「０」、バツフアＸに「０」がそれぞれ印加され
る。このときクロツク発生器１から制御クロツク
CK1が発生すると、バツフアＸが「０」のために
インバータ８は「１」を出しアンド回路２がオン
状態にあるので、上記制御クロツクCK1はアンド
回路２及びオア回路４を経由してＲ・Ｓ付Ｄ・
FF７に伝達される。このとき、バツフアＸが
「０」のためにナンド回路５及び６に「０」が入
力され、その結果上記Ｒ・Ｓ付のＤ・FF７のセ
ツト端子Ｓとリセツト端子Ｒにはそれぞれ「１」
が印加されることになる。このとき端子Dpには
バツフアＤから「０」が伝達されているので、上
記制御クロツクCK1の印加により、Ｒ・Ｓ付Ｄ・
FF７は「０」を出力する。この状態は、制御ク
ロツクCK2、CK3の発生によるも、アンド回路３
がオフ状態のために制御クロツクCK2はＲ・Ｓ付
Ｄ・FF７に伝達されず、また制御クロツクCK3
の入力されるナンド回路５，６にはすでに「０」
入力が印加されているため、この制御クロツク
CK3もこれまたＲ・Ｓ付Ｄ・FF７に伝達されな
いので、このテスト期間１のときには、Ｒ・Ｓ付
Ｄ・FF７は「０」を出力し、これがドライバー
DVを経由して端子Ｐに伝達されることになる。
また次のテスト期間２において、バツフアＤお
よびＸにそれぞれ「１」が伝達される。しかもこ
のバツフアＤおよびＸに印加される「１」は、第
６図より明らかな如く、制御クロツクCK1が発生
される少し前に発生しており、インバータ８が
「０」を出力しているためにアンド回路２はオフ
状態にある。それ故上記制御クロツクCK1はＲ・
Ｓ付Ｄ・FF７に伝達されないので、該Ｒ・Ｓ付
Ｄ・FF７の出力はテスト期間１の出力「０」を
そのまま持続する。そして制御クロツクCK2が発
生するとアンド回路３およびオア回路４を経由し
てこれがＲ・Ｓ付Ｄ・FF７に伝達される。この
とき制御クロツクCK3は発生せず、ナンド回路
５，６に「０」入力が伝達されていることにな
り、この結果、Ｒ・Ｓ付Ｄ・FF７のセツト端子
Ｓおよびリセツト端子Ｒにそれぞれ「１」が印加
されることになる。このとき端子Dpにはバツフ
アＤから「１」が伝達されているため、上記制御
クロツクCK2の発生によりＲ・Ｓ付Ｄ・FF７は
「１」を出力することになる。しかし次に制御ク
ロツクCK3が発生するとナンド回路６が「０」を
出力するのでＲ・Ｓ付Ｄ・FF７はリセツトされ
「０」を出力する。この結果テスト期間２には端
子Ｄに第６図に示されるようなクロツク状の出力
が発生することになる。
よびＸにそれぞれ「１」が伝達される。しかもこ
のバツフアＤおよびＸに印加される「１」は、第
６図より明らかな如く、制御クロツクCK1が発生
される少し前に発生しており、インバータ８が
「０」を出力しているためにアンド回路２はオフ
状態にある。それ故上記制御クロツクCK1はＲ・
Ｓ付Ｄ・FF７に伝達されないので、該Ｒ・Ｓ付
Ｄ・FF７の出力はテスト期間１の出力「０」を
そのまま持続する。そして制御クロツクCK2が発
生するとアンド回路３およびオア回路４を経由し
てこれがＲ・Ｓ付Ｄ・FF７に伝達される。この
とき制御クロツクCK3は発生せず、ナンド回路
５，６に「０」入力が伝達されていることにな
り、この結果、Ｒ・Ｓ付Ｄ・FF７のセツト端子
Ｓおよびリセツト端子Ｒにそれぞれ「１」が印加
されることになる。このとき端子Dpにはバツフ
アＤから「１」が伝達されているため、上記制御
クロツクCK2の発生によりＲ・Ｓ付Ｄ・FF７は
「１」を出力することになる。しかし次に制御ク
ロツクCK3が発生するとナンド回路６が「０」を
出力するのでＲ・Ｓ付Ｄ・FF７はリセツトされ
「０」を出力する。この結果テスト期間２には端
子Ｄに第６図に示されるようなクロツク状の出力
が発生することになる。
テスト期間３では、バツフアＤには「１」が伝
達されバツフアＸには「０」が伝達される。この
結果、インバータ８が「１」を出力しアンド回路
２はオン状態にある。したがつて制御クロツク
CK1が発生すれば、該制御クロツクCK1はアンド
回路２およびオア回路４を経由してＲ・Ｓ付Ｄ・
FF７に伝達される。このとき制御クロツクCK3
は発生していないため、ナンド回路５，６はそれ
ぞれ「１」を出力する。このときバツフアＤから
端子Dpに対し「１」が伝達されているので、テ
スト期間３では制御クロツクCK1により、Ｒ・Ｓ
付Ｄ・FF７は「１」を出力する。しかしながら
バツフアＸの「０」がアンド回路３およびナンド
回路５，６に伝達されているため、制御クロツク
CK2およびCK3が発生しても、この状態は変わら
ない。
達されバツフアＸには「０」が伝達される。この
結果、インバータ８が「１」を出力しアンド回路
２はオン状態にある。したがつて制御クロツク
CK1が発生すれば、該制御クロツクCK1はアンド
回路２およびオア回路４を経由してＲ・Ｓ付Ｄ・
FF７に伝達される。このとき制御クロツクCK3
は発生していないため、ナンド回路５，６はそれ
ぞれ「１」を出力する。このときバツフアＤから
端子Dpに対し「１」が伝達されているので、テ
スト期間３では制御クロツクCK1により、Ｒ・Ｓ
付Ｄ・FF７は「１」を出力する。しかしながら
バツフアＸの「０」がアンド回路３およびナンド
回路５，６に伝達されているため、制御クロツク
CK2およびCK3が発生しても、この状態は変わら
ない。
テスト期間４では、バツフアＤには「０」が伝
達されバツフアＸには「１」が伝達される。した
がつてインバータ８が「０」を出力してアンド回
路２をオフ状態にするので、制御クロツクCK1は
阻止されＲ・Ｓ付Ｄ・FF７に伝達されない。そ
れ故該Ｒ・Ｓ付Ｄ・FF７の出力はテスト期間４
の最初の間はテスト期間３の状態がそのまま保持
され「１」が出力される。そして制御クロツク
CK2が発生したとき、アンド回路３およびオア回
路４を経由してこの制御パルスCK2がＲ・Ｓ付
Ｄ・FF７に伝達される。このとき制御クロツク
CK3は発生せずナンド回路５，６の入力が「０」
となるためこれらのナンド回路５，６はそれぞれ
「１」を出力する。このときバツフアＤから端子
Dpに「０」が伝達されているので、Ｒ・Ｓ付
Ｄ・FF７は「０」を出力する。しかし制御クロ
ツクCK3が発生すると、ナンド回路５は「０」を
出力するので、Ｒ・Ｓ付Ｄ・FF７はセツトされ
「１」を出力する。かくしてテスト期間４では、
端子Ｐに第６図に示す如き負のクロツクを発生す
ることになる。
達されバツフアＸには「１」が伝達される。した
がつてインバータ８が「０」を出力してアンド回
路２をオフ状態にするので、制御クロツクCK1は
阻止されＲ・Ｓ付Ｄ・FF７に伝達されない。そ
れ故該Ｒ・Ｓ付Ｄ・FF７の出力はテスト期間４
の最初の間はテスト期間３の状態がそのまま保持
され「１」が出力される。そして制御クロツク
CK2が発生したとき、アンド回路３およびオア回
路４を経由してこの制御パルスCK2がＲ・Ｓ付
Ｄ・FF７に伝達される。このとき制御クロツク
CK3は発生せずナンド回路５，６の入力が「０」
となるためこれらのナンド回路５，６はそれぞれ
「１」を出力する。このときバツフアＤから端子
Dpに「０」が伝達されているので、Ｒ・Ｓ付
Ｄ・FF７は「０」を出力する。しかし制御クロ
ツクCK3が発生すると、ナンド回路５は「０」を
出力するので、Ｒ・Ｓ付Ｄ・FF７はセツトされ
「１」を出力する。かくしてテスト期間４では、
端子Ｐに第６図に示す如き負のクロツクを発生す
ることになる。
以下同様にして、テスト期間５ではバツフアＤ
およびＸにそれぞれ「１」を伝達することにより
Ｐで示す如くパターンの途中で「１」より「０」
に変化する出力を発生することができ、テスト期
間６ではバツフアＤに「０」を伝達しバツフアＸ
に「１」を伝達することによりパターンの途中で
「０」から「１」に変化する出力を発生すること
ができ、テスト期間７ではバツフアＤおよびＸに
それぞれ「０」を伝達することにより通常の一般
信号入力端子の動作を行わせることができる。
およびＸにそれぞれ「１」を伝達することにより
Ｐで示す如くパターンの途中で「１」より「０」
に変化する出力を発生することができ、テスト期
間６ではバツフアＤに「０」を伝達しバツフアＸ
に「１」を伝達することによりパターンの途中で
「０」から「１」に変化する出力を発生すること
ができ、テスト期間７ではバツフアＤおよびＸに
それぞれ「０」を伝達することにより通常の一般
信号入力端子の動作を行わせることができる。
このような第６図における端子Ｐに対する伝達
信号の状態を第７図に示す。
信号の状態を第７図に示す。
結局このようにしてテスト期間１及び７では通
常の一般信号入力端子の「０」の入力を与えるこ
とができ、テスト期間３では一般信号入力端子の
「１」の入力を与えることができ、テスト期間２
では幅の狭い正クロツクを与えることができ、テ
スト期間５では「１」から「０」に変化する正ク
ロツクの立上り状態を与えることができ、テスト
期間４では幅の狭い負クロツクを与えることがで
き、テスト期間６では「０」から「１」に変化す
る負クロツク立上り状態を与えることができる。
常の一般信号入力端子の「０」の入力を与えるこ
とができ、テスト期間３では一般信号入力端子の
「１」の入力を与えることができ、テスト期間２
では幅の狭い正クロツクを与えることができ、テ
スト期間５では「１」から「０」に変化する正ク
ロツクの立上り状態を与えることができ、テスト
期間４では幅の狭い負クロツクを与えることがで
き、テスト期間６では「０」から「１」に変化す
る負クロツク立上り状態を与えることができる。
結局本考案によればバツフアＤ、Ｘに２ビツト
の制御パターン信号「１」、「０」を選択的に印加
することにより、入力端子に一般入力信号のみな
らずクロツク信号も選択的に与えることができ、
しかもパターンの途中で信号の変化することも可
能になるので、用途の広い論理機能試験装置を提
供することができる。
の制御パターン信号「１」、「０」を選択的に印加
することにより、入力端子に一般入力信号のみな
らずクロツク信号も選択的に与えることができ、
しかもパターンの途中で信号の変化することも可
能になるので、用途の広い論理機能試験装置を提
供することができる。
第１図は従来の論理機能試験装置の概略図、第
２図はその動作説明図、第３図は本考案の論理機
能試験装置の一実施例概略図、第４図はその制御
回路の詳細説明図、第５図は制御クロツクの説明
図、第６図及び第７図はその制御状態説明図であ
る。 図中、１は制御クロツク発生器、２，３はアン
ド回路、４はオア回路、５，６はナンド回路、７
はリセツト・セツト付Ｄ・フリツプ・フロツプ、
８，９はインバータ、１０，１０−１〜１０−ｎ
は制御回路をそれぞれ示す。
２図はその動作説明図、第３図は本考案の論理機
能試験装置の一実施例概略図、第４図はその制御
回路の詳細説明図、第５図は制御クロツクの説明
図、第６図及び第７図はその制御状態説明図であ
る。 図中、１は制御クロツク発生器、２，３はアン
ド回路、４はオア回路、５，６はナンド回路、７
はリセツト・セツト付Ｄ・フリツプ・フロツプ、
８，９はインバータ、１０，１０−１〜１０−ｎ
は制御回路をそれぞれ示す。
Claims (1)
- 【実用新案登録請求の範囲】 その機能が測定される被側定論理回路に対し信
号又はクロツク信号が伝達される複数の端子と制
御回路を具備し、上記制御回路に入力信号と制御
信号を伝達することにより上記複数の端子の機能
を選択的に制御するようにした論理機能試験装置
において、 同一のサイクルでかつタイミングの異なる第１
制御クロツクCK1、第２制御クロツクCK2、第３
制御クロツクCK3を発生するクロツク発生手段
と、 制御回路について、入力信号が入力される入力
信号保持部Ｄ及び制御信号保持部Ｘと、第１アン
ドゲート手段２と、第２アンドゲート手段３と、
第１ナンドゲート手段５と、第２ナンドゲート手
段６と、これらのアンドゲート手段及びナンドゲ
ート手段の出力が入力され、セツト端子に論理
「１」が入力されたとき論理「１」を出力し、リ
セツト端子に論理「０」が入力されたとき「０」
を出力し、セツト端子、リセツト端子に論理
「１」が入力されたときデータ端子への入力をそ
のまま出力する状態保持手段７と端子のドライバ
を設け、 上記入力信号保持部の出力を状態保持手段のデ
ータ端子及び第１ナンドゲート手段に入力すると
ともにその反転信号を第１ナンドゲート手段に入
力し、制御信号保持部の出力を第２アンドゲート
手段に入力するとともにその反転信号を第１のア
ンドゲート手段に入力し、上記クロツク発生手段
の第１制御クロツクCK1を第１アンドゲート手段
に入力し、第２制御クロツクCK2を第２アンドゲ
ート手段に入力し、第３制御クロツクCK3を第１
ナンドゲート手段及び第２ナンドゲート手段に入
力し、該第１、第２アンドゲート手段の出力を上
記状態保持手段のクロツク端子に、第１ナンドゲ
ート手段の出力を上記状態保持手段のセツト端子
に第２ナンドゲート手段の出力を上記状態保持手
段のリセツト端子に入力し、該状態保持手段の出
力を該ドライバに与える様にしたことを特徴とす
る 論理機能試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987068438U JPH019019Y2 (ja) | 1987-05-07 | 1987-05-07 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987068438U JPH019019Y2 (ja) | 1987-05-07 | 1987-05-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62189675U JPS62189675U (ja) | 1987-12-02 |
| JPH019019Y2 true JPH019019Y2 (ja) | 1989-03-10 |
Family
ID=30908257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987068438U Expired JPH019019Y2 (ja) | 1987-05-07 | 1987-05-07 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH019019Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6026982B2 (ja) * | 1977-06-29 | 1985-06-26 | 株式会社アドバンテスト | 波形発生装置 |
-
1987
- 1987-05-07 JP JP1987068438U patent/JPH019019Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62189675U (ja) | 1987-12-02 |
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