JPS63181528A - 非同期式カウンタ - Google Patents
非同期式カウンタInfo
- Publication number
- JPS63181528A JPS63181528A JP1356487A JP1356487A JPS63181528A JP S63181528 A JPS63181528 A JP S63181528A JP 1356487 A JP1356487 A JP 1356487A JP 1356487 A JP1356487 A JP 1356487A JP S63181528 A JPS63181528 A JP S63181528A
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- JP
- Japan
- Prior art keywords
- pulse
- input
- flip
- pulses
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007423 decrease Effects 0.000 abstract description 10
- 230000003247 decreasing effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は非同期式のカウンタに関するものである。
（従来の技術）
従来、メモリのアドレス等を計数するための回路として
カウンタが用いられ、その代表的なものとしてアドレス
カウンタが知られている。この種のカウンタは、計数入
力を系列に結ぶ同期式と、順次出力と計数入力を結ぶ非
同期式の２種類がある。
カウンタが用いられ、その代表的なものとしてアドレス
カウンタが知られている。この種のカウンタは、計数入
力を系列に結ぶ同期式と、順次出力と計数入力を結ぶ非
同期式の２種類がある。
従来の同期式のカウンタは、構成は非同期式に比べ複雑
であるが全桁が同時に動作するので各ビットの７リツプ
７０ツブの位相差がほとんどなく高速動作に適している
。しかしフリップフロップの数が増加するに従って計数
入力に対する入力インピーダンスが低下し、計数入力波
形のだれや歪みなどの波形が生じやすくなる。
であるが全桁が同時に動作するので各ビットの７リツプ
７０ツブの位相差がほとんどなく高速動作に適している
。しかしフリップフロップの数が増加するに従って計数
入力に対する入力インピーダンスが低下し、計数入力波
形のだれや歪みなどの波形が生じやすくなる。
次に、従来の非同期式のカウンタを、第４図に示す。図
において、入力１は増加の信号線であり、入力２は減少
の信号線であり、入力３は計数の信号線である。ここで
、増加の場合には入力１は１″、入力２は２”となり、
減少の場合にはその逆となり、各々の信号線の内容が安
定した後、入力３にクロックを入力し計数を行う。
において、入力１は増加の信号線であり、入力２は減少
の信号線であり、入力３は計数の信号線である。ここで
、増加の場合には入力１は１″、入力２は２”となり、
減少の場合にはその逆となり、各々の信号線の内容が安
定した後、入力３にクロックを入力し計数を行う。
（発明が解決しようとする問題点）
第４図から明らかなように、フリップフロップの出力を
次段のクロックに接続するだけであり、構成が簡単で計
数入力からみてトリガするタロツク端子が少ないので入
力インピーダンスが高く、計数パルス発生回路は軽い重
荷で動作でき波形歪みが起こりにくい。しかし、フリッ
プフロップの増加で伝達時間の遅れを生じカウンタ全体
の信号伝達時間を考慮する必要がある。特にカウンタ全
体のビット数が多い場合、増加及び減少を指示するフラ
ッグの出力は入力インピーダンスが低く負荷が重いため
波形歪みが起こりやすい上、カウンタ全体に信号が伝達
する間は一定に保持する必要があり、頻繁に増加と減少
を繰り返すような動作を行う場合、高速性を妨げる可能
性がある。すなわち、入力３のクロックが前ビットを通
過するのに必要な遅延時間と入力１及び入力２の信号の
安定時間の和が最小繰り返し時間となる。但し、ここで
用いたフリップフロップはクロック入力が１゛′から０
”に変化した時に出力が反転するものであり、カウンタ
の出力は各フリップフロップはタロツク入力が１゛′か
ら０″に変化した時に出力が反転するものであり、カウ
ンタの出力は各７リツプフロツプの出力Ｑである。
次段のクロックに接続するだけであり、構成が簡単で計
数入力からみてトリガするタロツク端子が少ないので入
力インピーダンスが高く、計数パルス発生回路は軽い重
荷で動作でき波形歪みが起こりにくい。しかし、フリッ
プフロップの増加で伝達時間の遅れを生じカウンタ全体
の信号伝達時間を考慮する必要がある。特にカウンタ全
体のビット数が多い場合、増加及び減少を指示するフラ
ッグの出力は入力インピーダンスが低く負荷が重いため
波形歪みが起こりやすい上、カウンタ全体に信号が伝達
する間は一定に保持する必要があり、頻繁に増加と減少
を繰り返すような動作を行う場合、高速性を妨げる可能
性がある。すなわち、入力３のクロックが前ビットを通
過するのに必要な遅延時間と入力１及び入力２の信号の
安定時間の和が最小繰り返し時間となる。但し、ここで
用いたフリップフロップはクロック入力が１゛′から０
”に変化した時に出力が反転するものであり、カウンタ
の出力は各フリップフロップはタロツク入力が１゛′か
ら０″に変化した時に出力が反転するものであり、カウ
ンタの出力は各７リツプフロツプの出力Ｑである。
本発明は、高速動作が可能な非同期式アップダウンカウ
ンタを可能にするものである。
ンタを可能にするものである。
（問題点を解決するための手段）
２種類のパルス信号１，２を入力とし、前記パルス信号
１，２のＯＲ演算の結果をＴフリップフロップのクロッ
ク入力に接続し、Ｔフリップフロップの出力信号Ｑと前
記２種類のパルス信号のうちの一方のパルス信号１のＡ
ＮＤ演算の結果とＴの７リツプ７０ツブの出力信号Ｑと
前記パルス信号のうちの他方のパルス信号２のＡＮＤ演
算の結果を次段へのキャリーの出力信号とすることを特
徴とする非同期式アップダウンカウンタ。
１，２のＯＲ演算の結果をＴフリップフロップのクロッ
ク入力に接続し、Ｔフリップフロップの出力信号Ｑと前
記２種類のパルス信号のうちの一方のパルス信号１のＡ
ＮＤ演算の結果とＴの７リツプ７０ツブの出力信号Ｑと
前記パルス信号のうちの他方のパルス信号２のＡＮＤ演
算の結果を次段へのキャリーの出力信号とすることを特
徴とする非同期式アップダウンカウンタ。
（作用）
本発明においては、各ビットに増加及び減少のパルスが
入力され、そのパルスによりキャリーが発生する場合に
のみ、パルスを上位ビットに伝達し、キャリーが発生し
ない場合には、パルスをそのビットで消滅させる回路を
組入れる。この回路により、各ビットにパルスが入力さ
れる度にＴフリップフロップは反転し、それによってキ
ャリーが発生する場合にのみ、より上位ビットにパルス
が伝達される。
入力され、そのパルスによりキャリーが発生する場合に
のみ、パルスを上位ビットに伝達し、キャリーが発生し
ない場合には、パルスをそのビットで消滅させる回路を
組入れる。この回路により、各ビットにパルスが入力さ
れる度にＴフリップフロップは反転し、それによってキ
ャリーが発生する場合にのみ、より上位ビットにパルス
が伝達される。
第１図は本発明の基本構成図を示す。増加のパルス線１
と減少のパルス線２はＯＲゲート３の演算を経て、ＪＫ
フリップフロップのクロック４に入る。このＪＫフリッ
プフロップは、Ｊ入力及びに入力が共に、ＴＩであり、
パルスが入る度に反転を繰り返す。このＪＫフリップフ
ロップの出力Ｑ５．Ｑ６は、それぞれ、ＡＮＤゲート７
．８に接続され、ここで、次のパルスが通過させるか消
滅させるかを決定する。そして、このＡＮＤゲートから
の増加のパルス出力９と減少のパルス出力１０とを出力
として上位ビットに伝達する。この第１図で示すような
回路を１ビツトとするアップダウンカウンタは非同期式
であり、繰り返しサイクルとしてはＴフリップフロップ
１段分のサイクルで繰り返し動作が可能で、従来のフラ
ッグによるアップダウンカウンタのように、全ビットの
動作完了を待つ必要がないので高速動作が可能になる。
と減少のパルス線２はＯＲゲート３の演算を経て、ＪＫ
フリップフロップのクロック４に入る。このＪＫフリッ
プフロップは、Ｊ入力及びに入力が共に、ＴＩであり、
パルスが入る度に反転を繰り返す。このＪＫフリップフ
ロップの出力Ｑ５．Ｑ６は、それぞれ、ＡＮＤゲート７
．８に接続され、ここで、次のパルスが通過させるか消
滅させるかを決定する。そして、このＡＮＤゲートから
の増加のパルス出力９と減少のパルス出力１０とを出力
として上位ビットに伝達する。この第１図で示すような
回路を１ビツトとするアップダウンカウンタは非同期式
であり、繰り返しサイクルとしてはＴフリップフロップ
１段分のサイクルで繰り返し動作が可能で、従来のフラ
ッグによるアップダウンカウンタのように、全ビットの
動作完了を待つ必要がないので高速動作が可能になる。
（実施例）
以下の図を用いて本発明の詳細な説明する。
第２図は具体的な例として、ＲＳフリップフロップ２１
．２２とインバータ１１．１２を用いて誤動作を防止す
る回路を組入れたカウンタの１ビツトを示した図で、第
３図は、第２図のカウンタのタイミングチャートである
。まず、増加のパルス１あるいは減少のパルス２が入力
される。このパルスにより−ＯＲゲート３を通じてＴフ
リップフロップのクロック人力４にクロックパルスが入
り反転する。このＴフリップフロップの反転前のＱ出力
５が０″の時は、Ｓフリップフロップ２１のＱ出力１９
は、パルスが通過するまで゛０°′状態を保持し、ＡＮ
Ｄゲート７により増加のパルスは消滅する。一方、減少
のパルスは、Ｔフリップフロップ反転前のＱ出力６が゛
１パであるため、パルスが通過する間、円フリップフロ
ップ２２のＱ出力２０は′１゛に保たれ、ＡＮＤゲート
８は、入力２に等しい出力を出し、信号線１０を通じて
上位ビットにパルス伝達する。逆に、Ｔフリップフロッ
プのＱ出力５が１″の時には、減少のパルスは消滅し増
加のパルスはパルスを上位ビットに伝達させる。このよ
うに２本のクロック線を有することにより、増加及５び
減少のフラッグ必要とせず、各ビットの繰り返し時間で
動作させることが可能になる。
．２２とインバータ１１．１２を用いて誤動作を防止す
る回路を組入れたカウンタの１ビツトを示した図で、第
３図は、第２図のカウンタのタイミングチャートである
。まず、増加のパルス１あるいは減少のパルス２が入力
される。このパルスにより−ＯＲゲート３を通じてＴフ
リップフロップのクロック人力４にクロックパルスが入
り反転する。このＴフリップフロップの反転前のＱ出力
５が０″の時は、Ｓフリップフロップ２１のＱ出力１９
は、パルスが通過するまで゛０°′状態を保持し、ＡＮ
Ｄゲート７により増加のパルスは消滅する。一方、減少
のパルスは、Ｔフリップフロップ反転前のＱ出力６が゛
１パであるため、パルスが通過する間、円フリップフロ
ップ２２のＱ出力２０は′１゛に保たれ、ＡＮＤゲート
８は、入力２に等しい出力を出し、信号線１０を通じて
上位ビットにパルス伝達する。逆に、Ｔフリップフロッ
プのＱ出力５が１″の時には、減少のパルスは消滅し増
加のパルスはパルスを上位ビットに伝達させる。このよ
うに２本のクロック線を有することにより、増加及５び
減少のフラッグ必要とせず、各ビットの繰り返し時間で
動作させることが可能になる。
（発明の効果）
本発明の利点は、従来の非同期式アップダウンカウンタ
の繰り返し時間が全ビットのクロック通過時間分であっ
たのに対し、ＡＮＤゲート１段分に短縮させることが可
能になり、回路全体としての遅延時間の短縮が可能であ
る。
の繰り返し時間が全ビットのクロック通過時間分であっ
たのに対し、ＡＮＤゲート１段分に短縮させることが可
能になり、回路全体としての遅延時間の短縮が可能であ
る。
第１図は本発明の基本構成を示す図、第２図は本発明の
実施例を示す構成図、第３図ば本発明の実施例のタイミ
ング・チャートを示す図、第４図は従来の非同期式のカ
ウンタの構成を示す図。 １・・・増加のパルスの入力端子、２・・・減少のパル
スの入力端子、３・・・ＯＲゲート、７，８・・・ＡＮ
Ｄゲート、９・・・増加のパルスの出力端子、１０・・
・減少のパルスの出力端子 −へ
実施例を示す構成図、第３図ば本発明の実施例のタイミ
ング・チャートを示す図、第４図は従来の非同期式のカ
ウンタの構成を示す図。 １・・・増加のパルスの入力端子、２・・・減少のパル
スの入力端子、３・・・ＯＲゲート、７，８・・・ＡＮ
Ｄゲート、９・・・増加のパルスの出力端子、１０・・
・減少のパルスの出力端子 −へ
Claims (1)
- ２種類のパルス信号１、２を入力とし、前記パルス信号
１、２のＯＲ演算の結果をＴフリップフロップのクロッ
ク入力に接続し、該ＴフリップフロップのＱ出力と前記
２種類のパルス信号のうちの一方のパルス信号１のＡＮ
Ｄ演算の結果と前記Ｔのフリップフロップの＠Ｑ＠出力
と前記パルス信号のうちの他方のパルス信号２のＡＮＤ
演算の結果とを次段へのキャリーの出力信号とすること
を特徴とする非同期式アップダウンカウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1356487A JPS63181528A (ja) | 1987-01-22 | 1987-01-22 | 非同期式カウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1356487A JPS63181528A (ja) | 1987-01-22 | 1987-01-22 | 非同期式カウンタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63181528A true JPS63181528A (ja) | 1988-07-26 |
Family
ID=11836661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1356487A Pending JPS63181528A (ja) | 1987-01-22 | 1987-01-22 | 非同期式カウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63181528A (ja) |
-
1987
- 1987-01-22 JP JP1356487A patent/JPS63181528A/ja active Pending
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