JPH0191394A - 読出し専用メモリ - Google Patents
読出し専用メモリInfo
- Publication number
- JPH0191394A JPH0191394A JP62247083A JP24708387A JPH0191394A JP H0191394 A JPH0191394 A JP H0191394A JP 62247083 A JP62247083 A JP 62247083A JP 24708387 A JP24708387 A JP 24708387A JP H0191394 A JPH0191394 A JP H0191394A
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- circuit
- output line
- precharge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 title claims abstract description 14
- 238000003860 storage Methods 0.000 claims description 16
- 230000006870 function Effects 0.000 claims description 7
- 230000000630 rising effect Effects 0.000 abstract description 2
- 238000005070 sampling Methods 0.000 description 11
- 238000007599 discharging Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は記憶回路に関し、特に読出し専用メモリ（Ｒｅ
ａｄ ０ｎｌｙ Ｍｅｍｏｒｙ ：以下、ＲＯＭと称
す）の出力制御に関する。
ａｄ ０ｎｌｙ Ｍｅｍｏｒｙ ：以下、ＲＯＭと称
す）の出力制御に関する。
従来の技術
このＲＯＭについて、以下に図面を参照して説明する。
第４図は、８ Ｘ ４ｂｉｔ（３アドレス、４ ｂｉｔ
出力）のＮチャンネル型ＭＯ３ＦＥＴ縦積みＲＯＭでイ
オン注入切換タイプである。図示のＲＯＭは、記憶デー
タ部４０４に記憶されているデータを読み出すためにア
ドレス信号をデコードするアドレスデコーダ４０３と、
記憶データ部４０４に記憶されているデータを読み出す
際にワード線をプリチャージするワード線プリチャージ
回路４０２と、データ出力線をチャージする出力線チャ
ージ回路４０１と、出力されたデータをラッチするラッ
チ回路４０５とを具備している。
出力）のＮチャンネル型ＭＯ３ＦＥＴ縦積みＲＯＭでイ
オン注入切換タイプである。図示のＲＯＭは、記憶デー
タ部４０４に記憶されているデータを読み出すためにア
ドレス信号をデコードするアドレスデコーダ４０３と、
記憶データ部４０４に記憶されているデータを読み出す
際にワード線をプリチャージするワード線プリチャージ
回路４０２と、データ出力線をチャージする出力線チャ
ージ回路４０１と、出力されたデータをラッチするラッ
チ回路４０５とを具備している。
第５図は、第４゛図に示すＲＯＭの制御信号のタイムチ
ャートである。第５図によれば、かかるＲＯＭは、ＳＯ
〜Ｓ４の５ステートで１動作を完了する。まず、ＳＯの
タイミングでアドレスサンプリング信号φＡＳはローレ
ベルと成り、ワード線プリチャージ回路４０２のＰチャ
ンネル型ＭＯＳ Ｆ ＥＴ（以下、Ｐ−ＭＯＳと称す）
はオン状態と成って、全ワード線はハイレベル（Ｖａｎ
電位〉に充電される。すなわちワード線プリチャージ状
態となる。
ャートである。第５図によれば、かかるＲＯＭは、ＳＯ
〜Ｓ４の５ステートで１動作を完了する。まず、ＳＯの
タイミングでアドレスサンプリング信号φＡＳはローレ
ベルと成り、ワード線プリチャージ回路４０２のＰチャ
ンネル型ＭＯＳ Ｆ ＥＴ（以下、Ｐ−ＭＯＳと称す）
はオン状態と成って、全ワード線はハイレベル（Ｖａｎ
電位〉に充電される。すなわちワード線プリチャージ状
態となる。
また、同時に、メモリーサンプリング信号φＭＳもロー
レベルとなり、記憶データ出力線チャージ回路４０１の
Ｐ−ＭＯＳをオン状態とする。ここで、記憶データ部４
０４のＮチャンネル型ＭＯ３ＦＥＴ（以下、Ｎ−ＭＯＳ
と称す）は、ゲートをワード線としているため、すべて
オン状態となり、全出力線はハイレベル（Ｖｏｎ電位）
に充電される。すなわち出力線プリチャージ状態となる
。
レベルとなり、記憶データ出力線チャージ回路４０１の
Ｐ−ＭＯＳをオン状態とする。ここで、記憶データ部４
０４のＮチャンネル型ＭＯ３ＦＥＴ（以下、Ｎ−ＭＯＳ
と称す）は、ゲートをワード線としているため、すべて
オン状態となり、全出力線はハイレベル（Ｖｏｎ電位）
に充電される。すなわち出力線プリチャージ状態となる
。
８１期間は、上記したプリチャージ゛状態が続き、デー
タ線及び出力線はそれぞれチャージ状態にある。Ｓ２の
タイミングでアドレスサンプリング信号φＡＳはハイレ
ベルとなり、ワード線のプリチャージ状態は解除となっ
て、アドレスデコーダ４０３で選択された１本のワード
線だけがＧＮＤ電極に接続されて、プリチャージ期間に
充電された電荷は放電されローレベルと成る。一方、選
択されなかった他のワード線はいずれの電極とも接続さ
れず、充電された電荷を保持している。
タ線及び出力線はそれぞれチャージ状態にある。Ｓ２の
タイミングでアドレスサンプリング信号φＡＳはハイレ
ベルとなり、ワード線のプリチャージ状態は解除となっ
て、アドレスデコーダ４０３で選択された１本のワード
線だけがＧＮＤ電極に接続されて、プリチャージ期間に
充電された電荷は放電されローレベルと成る。一方、選
択されなかった他のワード線はいずれの電極とも接続さ
れず、充電された電荷を保持している。
これに対して、出力線は、なおもプリチャージ状態であ
る。これは、出力線の方がワード線よりも寄生容量が大
きいので、通常、プリチャージ期間が長いためである。
る。これは、出力線の方がワード線よりも寄生容量が大
きいので、通常、プリチャージ期間が長いためである。
８３期間になるとメモリーサンプリング信号φイ、もハ
イレベルとなって記憶データ出力線チャージ回路４０２
のＰ−ＭＯＳはオフとなり、代ってＮ−ＭＯＳがオンし
、全出力線はＧＮＤ電極と接続される。ここで前述の選
択されたワード線をゲートする記憶データ部４０４のＮ
−ＭＯＳがエンハンスメント型ＦＥＴであれば、そのＮ
−ＭＯＳはオフし、出力線の電位を出力端へ伝達しない
。またデイプレッション型ＦＥＴであれば、そのＮ−Ｆ
ＥＴはゲート電位の影響を受けずに出力線の電位を出力
端へ伝達する。したがって、記憶データ部４０４のＮ−
ＦＥＴをイオン注入切換によりエンハンスメント型かデ
イプレッション型かに設定することによって、出力線の
電位を保持させるか（ハイレベル“１”）あるいは電荷
をＧＮＤ電極に排除しＧＮＤ電位とするか（ローレベル
“０”）を制御することができる。出力された論理値は
、Ｓ４のタイミングでラッチ４０５にラッチされ、ＲＯ
Ｍの出力データとして使用される。
イレベルとなって記憶データ出力線チャージ回路４０２
のＰ−ＭＯＳはオフとなり、代ってＮ−ＭＯＳがオンし
、全出力線はＧＮＤ電極と接続される。ここで前述の選
択されたワード線をゲートする記憶データ部４０４のＮ
−ＭＯＳがエンハンスメント型ＦＥＴであれば、そのＮ
−ＭＯＳはオフし、出力線の電位を出力端へ伝達しない
。またデイプレッション型ＦＥＴであれば、そのＮ−Ｆ
ＥＴはゲート電位の影響を受けずに出力線の電位を出力
端へ伝達する。したがって、記憶データ部４０４のＮ−
ＦＥＴをイオン注入切換によりエンハンスメント型かデ
イプレッション型かに設定することによって、出力線の
電位を保持させるか（ハイレベル“１”）あるいは電荷
をＧＮＤ電極に排除しＧＮＤ電位とするか（ローレベル
“０”）を制御することができる。出力された論理値は
、Ｓ４のタイミングでラッチ４０５にラッチされ、ＲＯ
Ｍの出力データとして使用される。
発明が解決しようとする問題点
上述した従来のＲＯＭは、第５図からも明らかな様にワ
ード線あるいは出力線をプリチャージする時間、出力線
にデータが出力されてそのデータがラッチされるまでの
時間などはそれぞれクロック周波数に依存している。従
って、ＲＯＭを通常よりも速くあるいは遅く動作させた
い場合には、タロツク周波数を変えることで行うことが
できる。
ード線あるいは出力線をプリチャージする時間、出力線
にデータが出力されてそのデータがラッチされるまでの
時間などはそれぞれクロック周波数に依存している。従
って、ＲＯＭを通常よりも速くあるいは遅く動作させた
い場合には、タロツク周波数を変えることで行うことが
できる。
しかし、この場合、ＲＯＭの能力を超えて速く、あるい
は遅く動作させると、ＲＯＭは誤った出力をするという
問題点がある。
は遅く動作させると、ＲＯＭは誤った出力をするという
問題点がある。
たとえば、クロック周波数を上げた場合にプリチャージ
時間が許容以上に短く成ると、完全にチャージされる前
にサンプリング期間に入り、ハイレベルが正しく出力で
きなくなる。逆に、ディスチャージ時間が許容以上に短
く成ると、完全にディスチャージされる前にラッチされ
て、ローレベルが正しく出力できなくなる。
時間が許容以上に短く成ると、完全にチャージされる前
にサンプリング期間に入り、ハイレベルが正しく出力で
きなくなる。逆に、ディスチャージ時間が許容以上に短
く成ると、完全にディスチャージされる前にラッチされ
て、ローレベルが正しく出力できなくなる。
また、クロック周波数を下げた場合に出力線にデータが
出力されてそのデータがラッチされるまでの時間が許容
以上に長く成ると、ハイレベルを保持している出力線の
電位が徐々に下がり論理スレッショルド値を割ってしま
い、ハイレベルが正しく出力できなくなる。
出力されてそのデータがラッチされるまでの時間が許容
以上に長く成ると、ハイレベルを保持している出力線の
電位が徐々に下がり論理スレッショルド値を割ってしま
い、ハイレベルが正しく出力できなくなる。
しかも、ＲＯＭの能力的な限界は、デバイスの製造過程
の各種パラメータにも左右されることから、製造工場単
位、ロフト単位、デバイス単位で変化し、−概に決定す
ることは不可能である。
の各種パラメータにも左右されることから、製造工場単
位、ロフト単位、デバイス単位で変化し、−概に決定す
ることは不可能である。
そこで、本発明は、上述したような問題点を解消して、
クロック周波数を速くあるいは遅くした場合であっても
常に正確な出力データが得られる読出し専用メモリを提
供せんとするものである。
クロック周波数を速くあるいは遅くした場合であっても
常に正確な出力データが得られる読出し専用メモリを提
供せんとするものである。
問題点を解決するための手段
すなわち、本発明によればワード線及び記憶データ出力
線のプリチャージ機能と、前記プリチャージ機能によっ
て設定された出力線の電位を保持するか、あるいは別の
電位にディスチャージするかを制御して前記記憶データ
出力線から記憶データを出力する制御機能とを具備した
ＲＯＭであって、前記プリチャージ機能によって設定さ
れた電位を読出す度に別の電位にディスチャージする出
力線を前記記憶データ出力線とは別に備え、該出力線の
状態をＲＯＭの制御信号として、プリチャージ時間とデ
ィスチャージ時間とを最適化する。
線のプリチャージ機能と、前記プリチャージ機能によっ
て設定された出力線の電位を保持するか、あるいは別の
電位にディスチャージするかを制御して前記記憶データ
出力線から記憶データを出力する制御機能とを具備した
ＲＯＭであって、前記プリチャージ機能によって設定さ
れた電位を読出す度に別の電位にディスチャージする出
力線を前記記憶データ出力線とは別に備え、該出力線の
状態をＲＯＭの制御信号として、プリチャージ時間とデ
ィスチャージ時間とを最適化する。
作用
以上の本発明による一ＲＯＭによれば、プリチャージ時
間とディスチャージ時間とは、クロック周波数に依存し
ていない。
間とディスチャージ時間とは、クロック周波数に依存し
ていない。
よって、クロック周波数を変えた場合でもプリチャージ
、ディスチャージを完全に行うことができることから、
正確なＲＯＭ出力を得ることが可能になる。
、ディスチャージを完全に行うことができることから、
正確なＲＯＭ出力を得ることが可能になる。
加えて、本発明は従来のＲＯＭに１ビット分の出力線を
付加するだけで簡単に実施できる利点も有している。
付加するだけで簡単に実施できる利点も有している。
実施例
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例であり、第４図と同様３ ｘ
４ｂｉｔ（８アドレス、４ｂｉｔ出力）のＮ−ＭＯ３
縦積みＲＯＭでイオン注入切換タイプである。図示のＲ
ＯＭは、記憶データ部１０４に記憶されているデータを
読出すためにアドレス信号をデコードするアドレスデコ
ーダ１０３と、記憶データ部１０４に記憶されているデ
ータを読出す際にワード線をプリチャージするワード線
プリチャージ回路１０２と、データ出力線をチャージす
る出力線チャージ回路ｌ旧と、出力されたデータをラッ
チするラッチ回路１０５とを具備している。かかる構成
までは第４図に示すＲＯＭと同様である。しかし、更に
、記憶データ部１０４の全ワード線にデイプレッション
型ＮチャンネルＭＯ３ＦＥＴ １１１を介して出力線（
センス用）１０６が接続され、その出力線（センス用）
１０６は、遅延回路１１Ｏを介してプリチャージセンス
回路１０８とディスチャージセンス回路１０９に接続さ
れている。プリチャージセンス回路１０８の出力は、プ
リチャージ・ディスチャージ制御回路１０７に入力され
、そのプリチャージ・ディスチャージ制御回路１０７に
は、ＲＥＡＤ信号も入力され、アドレスサンプリング信
号φＡ５とメモリーサンプリング信号φ、、とを出力す
る。また、ディスチャージセンス回路１０９の出力は、
ラッチ回路１０５にラッチ信号として入力される共に、
ＷＡＩＴ信号としても出力される。
４ｂｉｔ（８アドレス、４ｂｉｔ出力）のＮ−ＭＯ３
縦積みＲＯＭでイオン注入切換タイプである。図示のＲ
ＯＭは、記憶データ部１０４に記憶されているデータを
読出すためにアドレス信号をデコードするアドレスデコ
ーダ１０３と、記憶データ部１０４に記憶されているデ
ータを読出す際にワード線をプリチャージするワード線
プリチャージ回路１０２と、データ出力線をチャージす
る出力線チャージ回路ｌ旧と、出力されたデータをラッ
チするラッチ回路１０５とを具備している。かかる構成
までは第４図に示すＲＯＭと同様である。しかし、更に
、記憶データ部１０４の全ワード線にデイプレッション
型ＮチャンネルＭＯ３ＦＥＴ １１１を介して出力線（
センス用）１０６が接続され、その出力線（センス用）
１０６は、遅延回路１１Ｏを介してプリチャージセンス
回路１０８とディスチャージセンス回路１０９に接続さ
れている。プリチャージセンス回路１０８の出力は、プ
リチャージ・ディスチャージ制御回路１０７に入力され
、そのプリチャージ・ディスチャージ制御回路１０７に
は、ＲＥＡＤ信号も入力され、アドレスサンプリング信
号φＡ５とメモリーサンプリング信号φ、、とを出力す
る。また、ディスチャージセンス回路１０９の出力は、
ラッチ回路１０５にラッチ信号として入力される共に、
ＷＡＩＴ信号としても出力される。
なお、参照番号１１１で示す記号の素子は、デイプレッ
ション型ＮチャンネルＭＯ３ＦＥＴであり、参照番号１
１２で示す記号の素子は、エンハンスメント型Ｐチャン
ネルＭＯ３ＦＥＴである。
ション型ＮチャンネルＭＯ３ＦＥＴであり、参照番号１
１２で示す記号の素子は、エンハンスメント型Ｐチャン
ネルＭＯ３ＦＥＴである。
第２図は第１図に示すＲＯＭの制御信号のタイムチャー
トである。
トである。
図示の実施例のＲＯＭは、まずＲＥＡＤ信号の立上りの
タイミングでアドレスサンプリング信号φＡｓがローレ
ベルと成り、ワード線プリチャージ回路１０２のＰ−Ｍ
ＯＳはオン状態となって、全ワード線はハイレベルに充
電される。すなわち、ワード線プリチャージ状態となる
。また、同時にメモリーサンプリング信号φ□もローレ
ベルとなり、記憶データ出力線チャージ回路１０１のＰ
−ＭＯＳをオン状態とする。ここで、記憶データ部１０
４のＮ−ＭＯＳ及び出力線１０６に属するＮ−ＭＯＳは
、ワード線をゲートとしているため、すべてオン状態と
なり、出力線１０６を含む全出力線はハイレベルに充電
される。すなわち出力線プリチャージ状態となる。
タイミングでアドレスサンプリング信号φＡｓがローレ
ベルと成り、ワード線プリチャージ回路１０２のＰ−Ｍ
ＯＳはオン状態となって、全ワード線はハイレベルに充
電される。すなわち、ワード線プリチャージ状態となる
。また、同時にメモリーサンプリング信号φ□もローレ
ベルとなり、記憶データ出力線チャージ回路１０１のＰ
−ＭＯＳをオン状態とする。ここで、記憶データ部１０
４のＮ−ＭＯＳ及び出力線１０６に属するＮ−ＭＯＳは
、ワード線をゲートとしているため、すべてオン状態と
なり、出力線１０６を含む全出力線はハイレベルに充電
される。すなわち出力線プリチャージ状態となる。
この出力線プリチャージ状態は、プリチャージセンス回
路１０８のＥＮ信号によって知ることができる。プリチ
ャージが完全に行われると、ＥＮ信号がハイレベルにな
る。ＥＮ信号がハイレベルに成ったことを確認すると、
プリチャージ・ディスチャージ制御回路１０７は、アド
レスサンプリング信号φ６をハイレベルにし、ワード線
のプリチャ−ジ状態は解除される。従って、アドレスデ
コーダ１０３で選択された１本のワード線だけがＧＮＤ
電極に接続されて、プリチャージ期間に充電された電荷
は放電され、ローレベルとなる。選択されなかった池の
ワード線はいずれの電極とも接続されず充電された電荷
を保持している。
路１０８のＥＮ信号によって知ることができる。プリチ
ャージが完全に行われると、ＥＮ信号がハイレベルにな
る。ＥＮ信号がハイレベルに成ったことを確認すると、
プリチャージ・ディスチャージ制御回路１０７は、アド
レスサンプリング信号φ６をハイレベルにし、ワード線
のプリチャ−ジ状態は解除される。従って、アドレスデ
コーダ１０３で選択された１本のワード線だけがＧＮＤ
電極に接続されて、プリチャージ期間に充電された電荷
は放電され、ローレベルとなる。選択されなかった池の
ワード線はいずれの電極とも接続されず充電された電荷
を保持している。
更に、プリチャージ・ディスチャージ制御回路１０７は
、ＥＮ信号の立上りのタイミングで、メモリサンプリン
グ信号φＭＳをハイレベルにし、出力線チャージ回路１
０２のＰ−ＭＯＳをオフにする。
、ＥＮ信号の立上りのタイミングで、メモリサンプリン
グ信号φＭＳをハイレベルにし、出力線チャージ回路１
０２のＰ−ＭＯＳをオフにする。
更に、Ｎ ＭＯＳをオンにし全出力線をＧ’ＮＤ電極
と接続する。この時、前述の選択されたワード線をゲー
トする記憶データ部１０４のＮ−ＭＯＳがエンハンスメ
ント型ＦＥＴであれば、そのＮ−ＭＯＳはオフしとなり
出力線は電位を出力端へ伝達せず、ハイレベル（保持電
位）を出力する。また、デイプレッション型ＦＥＴであ
れば、そのＮ−ＭＯＳはゲート電位の影響がないのでオ
ンのままであることから電位を出力端へ伝達し、ローレ
ベルを出力する。出力線１０６に属するＮ−ＭＯＳはす
べてデイプレッション型ＦＥＴであることからいずれの
ワード線が選択されても、出力線はＧＮＤ電極と接続さ
れてローレベル゛０”を出力する。
と接続する。この時、前述の選択されたワード線をゲー
トする記憶データ部１０４のＮ−ＭＯＳがエンハンスメ
ント型ＦＥＴであれば、そのＮ−ＭＯＳはオフしとなり
出力線は電位を出力端へ伝達せず、ハイレベル（保持電
位）を出力する。また、デイプレッション型ＦＥＴであ
れば、そのＮ−ＭＯＳはゲート電位の影響がないのでオ
ンのままであることから電位を出力端へ伝達し、ローレ
ベルを出力する。出力線１０６に属するＮ−ＭＯＳはす
べてデイプレッション型ＦＥＴであることからいずれの
ワード線が選択されても、出力線はＧＮＤ電極と接続さ
れてローレベル゛０”を出力する。
従って、出力線１０６からディスチャージ状態を知るこ
とができる。ディスチャージセンス回路１０９は、ディ
スチャージが完全に行なわれたところでＷＡＩＴ信号を
ローレベルにし、ＲＯＭ出力が確定したことを外部へ伝
達する。
とができる。ディスチャージセンス回路１０９は、ディ
スチャージが完全に行なわれたところでＷＡＩＴ信号を
ローレベルにし、ＲＯＭ出力が確定したことを外部へ伝
達する。
出力データは、ＷＡＩＴ信号の立ち下りタイミングでラ
ッチされ、ＲＯＭの出力データとなる。
ッチされ、ＲＯＭの出力データとなる。
尚、出力線１０６のディスチャージ能力、プリチャージ
能力は全出力線の内で最低にする必要がある。そのため
本実施例では、出力線１０６にエンハンスメント型ＦＥ
Ｔとデイプレッション型ＦＥＴの能力差に見合う遅延回
路１１０を付加することで行っている。
能力は全出力線の内で最低にする必要がある。そのため
本実施例では、出力線１０６にエンハンスメント型ＦＥ
Ｔとデイプレッション型ＦＥＴの能力差に見合う遅延回
路１１０を付加することで行っている。
以上本実施例によるＲＯＭは、プリチャージされた出力
線の電位を必ずディスチャージした後にローレベルを出
力する出力線１０６を具備しているため、この出力線１
０６をセンスすることでクロック周波数を変えた場合で
も、プリチャージ、ディスチャージを完全に行い、正確
なＲＯＭ出力を得ることができる。すなわち、クロック
周波数を速くした場合でも、プリチャージセンス回路１
０８は、プリチャージ状態をセンスしており、完全にチ
ャージされるまではＥＮ信号をハイレベルとしない。
線の電位を必ずディスチャージした後にローレベルを出
力する出力線１０６を具備しているため、この出力線１
０６をセンスすることでクロック周波数を変えた場合で
も、プリチャージ、ディスチャージを完全に行い、正確
なＲＯＭ出力を得ることができる。すなわち、クロック
周波数を速くした場合でも、プリチャージセンス回路１
０８は、プリチャージ状態をセンスしており、完全にチ
ャージされるまではＥＮ信号をハイレベルとしない。
ＥＮ信号がハイレベルになると、即ちにディスチャージ
期間となり、余分なプリチャージ時間を費すことがない
。更に、ディスチャージ状態もディスチャージセンス回
路１０９でセンスしており、確実にディスチャージされ
るまではＷＡＩＴ信号をローレベルとしないので、ディ
スチャーシネ十分の状態でデータを出力してしまうこと
もない。
期間となり、余分なプリチャージ時間を費すことがない
。更に、ディスチャージ状態もディスチャージセンス回
路１０９でセンスしており、確実にディスチャージされ
るまではＷＡＩＴ信号をローレベルとしないので、ディ
スチャーシネ十分の状態でデータを出力してしまうこと
もない。
また、クロック周波数が遅い場合では、第３図のタイム
チャードに示すように、出力線°のデータのラッチはデ
ィスチャージセンス回路のＷＡＩＴ信号の立下りすなわ
ち出力線１０６がローレベルになった時である。このこ
とから８４期間になるまでプリチャージされた電位を保
持することができる。
チャードに示すように、出力線°のデータのラッチはデ
ィスチャージセンス回路のＷＡＩＴ信号の立下りすなわ
ち出力線１０６がローレベルになった時である。このこ
とから８４期間になるまでプリチャージされた電位を保
持することができる。
発明の効果
従って、以上の説明から明らかなように本発明によれば
プリチャージおよびディスチャージを完全に行なうこと
ができることから高信頼のＲＯＭ出力を得ることが期待
できる。また、特に、高周波数においてはウェイトステ
ートが多く成る為、実質的な動作周波数は落ちるものの
、低周波数においては制限なく動作可能となり、ＲＯＭ
の動作周波数域を大幅に広げることができる。更に、プ
リチャージ及びディスチャージはそのデバイスに必要な
最小限の時間で行うことができ、効率的並びに経済的に
も効果は大である。
プリチャージおよびディスチャージを完全に行なうこと
ができることから高信頼のＲＯＭ出力を得ることが期待
できる。また、特に、高周波数においてはウェイトステ
ートが多く成る為、実質的な動作周波数は落ちるものの
、低周波数においては制限なく動作可能となり、ＲＯＭ
の動作周波数域を大幅に広げることができる。更に、プ
リチャージ及びディスチャージはそのデバイスに必要な
最小限の時間で行うことができ、効率的並びに経済的に
も効果は大である。
第１図は、本発明による読出し専用メモリの一実施例の
構成図であり、 第２図及び第３図は、第１図のＲＯＭの制御信号のタイ
ムチャートであり、クロック周波数が高い場合と低い場
合の動作例を示しており、第４図は、従来のＲＯＭの一
例を示す図であり、第５図は、第４図に示す従来のＲＯ
Ｍの制御信号のタイムチャートである。 （主な参照番号） １０１、４０１・・出力線チャージ回路１０２、４０２
・・ワード線プリチャージ回路１０３、４０３・・アド
レスデコーダ １０４、４０４・・記憶データ部 １０５、４０５・・ラッチ回路 １０６ ・・出力線（センス用） １０７ ・・プリチャージ・ディスチャージ制御回路
１０８ ・・プリチャージセンス回路１０９ ・・
ディスチャージセンス回路１１０ ・・遅延回路 １１２ ・・エンハンスメント型 ＰチャンネルＭＯ３ＦＥＴ
構成図であり、 第２図及び第３図は、第１図のＲＯＭの制御信号のタイ
ムチャートであり、クロック周波数が高い場合と低い場
合の動作例を示しており、第４図は、従来のＲＯＭの一
例を示す図であり、第５図は、第４図に示す従来のＲＯ
Ｍの制御信号のタイムチャートである。 （主な参照番号） １０１、４０１・・出力線チャージ回路１０２、４０２
・・ワード線プリチャージ回路１０３、４０３・・アド
レスデコーダ １０４、４０４・・記憶データ部 １０５、４０５・・ラッチ回路 １０６ ・・出力線（センス用） １０７ ・・プリチャージ・ディスチャージ制御回路
１０８ ・・プリチャージセンス回路１０９ ・・
ディスチャージセンス回路１１０ ・・遅延回路 １１２ ・・エンハンスメント型 ＰチャンネルＭＯ３ＦＥＴ
Claims (1)
- 【特許請求の範囲】 ワード線及び記憶データ出力線のプリチャージ機能と、
前記プリチャージ機能によって設定された出力線の電位
を保持するか、あるいは別の電位にディスチャージする
かを制御して、前記記憶データ出力線から記憶データを
出力する制御機能とを具備した読出し専用メモリであっ
て、 前記プリチャージ機能によって設定された電位を読出す
度に別の電位にディスチャージする出力線を前記記憶デ
ータ出力線とは別に備え、該出力線の状態を検出するこ
とでプリチャージ時間とディスチャージ時間を最適化す
ることを特徴とする読出し専用メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62247083A JPH0775119B2 (ja) | 1987-09-30 | 1987-09-30 | 読出し専用メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62247083A JPH0775119B2 (ja) | 1987-09-30 | 1987-09-30 | 読出し専用メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0191394A true JPH0191394A (ja) | 1989-04-11 |
| JPH0775119B2 JPH0775119B2 (ja) | 1995-08-09 |
Family
ID=17158175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62247083A Expired - Fee Related JPH0775119B2 (ja) | 1987-09-30 | 1987-09-30 | 読出し専用メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0775119B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0831192A (ja) * | 1994-07-19 | 1996-02-02 | Nec Corp | 記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60125998A (ja) * | 1983-12-12 | 1985-07-05 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6122496A (ja) * | 1984-07-11 | 1986-01-31 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
-
1987
- 1987-09-30 JP JP62247083A patent/JPH0775119B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60125998A (ja) * | 1983-12-12 | 1985-07-05 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6122496A (ja) * | 1984-07-11 | 1986-01-31 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0831192A (ja) * | 1994-07-19 | 1996-02-02 | Nec Corp | 記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0775119B2 (ja) | 1995-08-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4743784A (en) | Sense amplifier circuit | |
| EP0383080B1 (en) | Semiconductor memory device | |
| US5029135A (en) | Semiconductor memory apparatus with internal synchronization | |
| US4751681A (en) | Dynamic differential amplifier | |
| US5185722A (en) | Semiconductor memory device having a memory test circuit | |
| US4956819A (en) | Circuit configuration and a method of testing storage cells | |
| US4445204A (en) | Memory device | |
| KR900006293B1 (ko) | 씨모오스 디램의 데이터 전송회로 | |
| US4669063A (en) | Sense amplifier for a dynamic RAM | |
| HK69393A (en) | Semiconductor integrated circuit device with built-in memories | |
| EP0178921B1 (en) | Semiconductor memory device | |
| KR100310358B1 (ko) | 제로(0)전력으로고속프로그램가능한회로장치구조 | |
| JPH0664913B2 (ja) | Ｅｅｐｒｏｍ型メモリ装置 | |
| US5307322A (en) | Memory cell for use in a multi-port RAM | |
| US7301797B2 (en) | Method of operating semiconductor integrated circuit including SRAM block and semiconductor integrated circuit including SRAM block | |
| EP0023847A2 (en) | Semiconductor circuit for a dynamic random access memory | |
| US4989182A (en) | Dynamic random access memory having dummy word line for facilitating reset of row address latch | |
| KR20000020558A (ko) | 반도체 메모리의 입출력선 프리차아지 회로 및 이를 사용하는반도체 메모리 | |
| US4447892A (en) | Pre-charge for the bit lines of a random access memory | |
| US6337822B1 (en) | Write masking in a semiconductor memory device | |
| EP0062547A2 (en) | Memory circuit | |
| US20010000451A1 (en) | Voltage differential sensing circuit and methods of using same | |
| US5418748A (en) | Bit line load circuit for semiconductor static RAM | |
| JPH0191394A (ja) | 読出し専用メモリ | |
| EP0191699B1 (en) | Sens amplifier bit line isolation scheme |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |