JPS6122496A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6122496A JPS6122496A JP59142378A JP14237884A JPS6122496A JP S6122496 A JPS6122496 A JP S6122496A JP 59142378 A JP59142378 A JP 59142378A JP 14237884 A JP14237884 A JP 14237884A JP S6122496 A JPS6122496 A JP S6122496A
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- array
- cell
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体記憶装置に関するもので、例えば、
記憶ＭＯＳＦＥＴが直列形態にされて構成されるマスク
ＲＯＭ （リード・オンリー・メモリ）に利用して有効
な技術に関するものである。
記憶ＭＯＳＦＥＴが直列形態にされて構成されるマスク
ＲＯＭ （リード・オンリー・メモリ）に利用して有効
な技術に関するものである。
本願出願人においては、この発明に先立って、記憶ＭＯ
Ｓ Ｆ ＥＴを列方向に直列形態にした、いわゆる縦型
ＲＯＭを開発した。この縦型ＲＯＭは、その出力レベル
が負荷ＭＯＳＦＥＴと駆動ＭＯＳＦＥＴとのコンダクタ
ンス特性比に従って決定されるいわゆるレシオ型回路方
式と異なり、ＭＯ３容量にプリチャージしたレベルがそ
の記憶情報に従ってディスチャージされるか否かにより
出力レベルが決定されるいわゆるダイナミック型回路方
式を採用するものである。なお、記憶ＭＯＳＦＥＴをそ
の記憶情報に従ってディプレッション型又はエンハンス
メント型とするものである。
Ｓ Ｆ ＥＴを列方向に直列形態にした、いわゆる縦型
ＲＯＭを開発した。この縦型ＲＯＭは、その出力レベル
が負荷ＭＯＳＦＥＴと駆動ＭＯＳＦＥＴとのコンダクタ
ンス特性比に従って決定されるいわゆるレシオ型回路方
式と異なり、ＭＯ３容量にプリチャージしたレベルがそ
の記憶情報に従ってディスチャージされるか否かにより
出力レベルが決定されるいわゆるダイナミック型回路方
式を採用するものである。なお、記憶ＭＯＳＦＥＴをそ
の記憶情報に従ってディプレッション型又はエンハンス
メント型とするものである。
ところが、この縦型ＲＯＭにあっては、多数の記憶ＭＯ
ＳＦＥＴを介してディスチャージが行われるものである
ので、素子特性のバラツキの影響を受けて、ディスチャ
ージに要する時間が比較的大きく変動する。このため、
その判定タイミングは、ワーストケースを考慮したマー
ジンを設ける必要がある。そこで、本願発明者は、上記
ディスチャージ動作をモニターすることによって、その
高速化を図ることを考えた（縦型ＲＯＭについては例え
ば特開昭５２−３０３８８号公報参照）。
ＳＦＥＴを介してディスチャージが行われるものである
ので、素子特性のバラツキの影響を受けて、ディスチャ
ージに要する時間が比較的大きく変動する。このため、
その判定タイミングは、ワーストケースを考慮したマー
ジンを設ける必要がある。そこで、本願発明者は、上記
ディスチャージ動作をモニターすることによって、その
高速化を図ることを考えた（縦型ＲＯＭについては例え
ば特開昭５２−３０３８８号公報参照）。
この発明の目的は、高速動作化を図った半導体記憶装置
を提供することにある。
を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、メモリアレイＭ −Ａ ＲＹの１列分の記憶
ＭＯＳＦＥＴにアドレス信号に無関係にオン状態になる
ような記憶情報を書込んだダミーセルを設けて、その読
み出し信号を利用してメモリアレイＭ−ＡＲＹの読み出
し信号のサンプリング信号を形成するものである。
ＭＯＳＦＥＴにアドレス信号に無関係にオン状態になる
ような記憶情報を書込んだダミーセルを設けて、その読
み出し信号を利用してメモリアレイＭ−ＡＲＹの読み出
し信号のサンプリング信号を形成するものである。
第１図には、この発明の一実施例の回路図が示されてい
る。
る。
同図の半導体記憶装置は、特に制限されないが、公知の
０ＭＯ３（相補型金属絶縁物半導体）集積回路の製造技
術により、単結晶シリコンのような１個の半導体基板上
において形成される。
０ＭＯ３（相補型金属絶縁物半導体）集積回路の製造技
術により、単結晶シリコンのような１個の半導体基板上
において形成される。
この実施例においては、同図に破線で囲まれて示されて
いるメモリアレイＭ−ＡＲＹは、その記憶ＭＯＳ Ｆ
ＥＴが直列形態に接続されて構成される。これらの記憶
ＭＯＳ Ｆ ＥＴは、特に制限されないが、Ｎチャンネ
ルＭＯＳＦＥＴにより構成され、書込み記憶情報に従っ
てディプレッション型又はエンハンスメント型のＭＯＳ
ＦＥＴに形成すれる。上記メモリアレイＭ−ＡＲＹの同
一の横の行に配置されたＭＯＳＦＥＴのゲートは共通接
続され（ビット線を構成する）、Ｘアドレス信号ＡＸを
受けるＸアドレスデコーダＸ−ＤＣＨの出力信号が供給
される。
いるメモリアレイＭ−ＡＲＹは、その記憶ＭＯＳ Ｆ
ＥＴが直列形態に接続されて構成される。これらの記憶
ＭＯＳ Ｆ ＥＴは、特に制限されないが、Ｎチャンネ
ルＭＯＳＦＥＴにより構成され、書込み記憶情報に従っ
てディプレッション型又はエンハンスメント型のＭＯＳ
ＦＥＴに形成すれる。上記メモリアレイＭ−ＡＲＹの同
一の横の行に配置されたＭＯＳＦＥＴのゲートは共通接
続され（ビット線を構成する）、Ｘアドレス信号ＡＸを
受けるＸアドレスデコーダＸ−ＤＣＨの出力信号が供給
される。
また、上記メモリアレイＭ−ＡＲＹを構成する各直列Ｍ
ＯＳ Ｆ ＥＴの一端は、カラムスイッチとしてのエン
ハンスメント型のＮチャンネルＭＯＳＦＥＴＱ４〜Ｑ８
の一端に接続される。また、上記直列ＭＯ８ＦＥＴの他
端は、特に制限されないが、回路の接地電位点に接続さ
れる。上記カラムスイッチとしてのＭＯＳＦＥＴＱ４〜
Ｑ８のゲートには、Ｙアドレス信号ＡＹを受けるＹアド
レスデコーダＹＤＣＲの出力信号がそれぞれ供給される
。上記カラムスイッチとしてのＭＯＳＦＥＴＱ４〜Ｑ８
の他端（ノードＮｌ）は、共通接続され、メモリアレイ
Ｍ−ＡＲＹの出力端子ＯＵＴとされる。そして、図示し
ないラッチ回路の入力端子に接続される。上記ノードＮ
１と電源電圧端子ＶｃｃＯ間には、ＰチャンネルＭＯＳ
ＦＥＴにより構成され、チップイネーブル信号ＣＥを受
けて動作するプリチャージＭＯＳＦＥＴＱＩが設けられ
る。
ＯＳ Ｆ ＥＴの一端は、カラムスイッチとしてのエン
ハンスメント型のＮチャンネルＭＯＳＦＥＴＱ４〜Ｑ８
の一端に接続される。また、上記直列ＭＯ８ＦＥＴの他
端は、特に制限されないが、回路の接地電位点に接続さ
れる。上記カラムスイッチとしてのＭＯＳＦＥＴＱ４〜
Ｑ８のゲートには、Ｙアドレス信号ＡＹを受けるＹアド
レスデコーダＹＤＣＲの出力信号がそれぞれ供給される
。上記カラムスイッチとしてのＭＯＳＦＥＴＱ４〜Ｑ８
の他端（ノードＮｌ）は、共通接続され、メモリアレイ
Ｍ−ＡＲＹの出力端子ＯＵＴとされる。そして、図示し
ないラッチ回路の入力端子に接続される。上記ノードＮ
１と電源電圧端子ＶｃｃＯ間には、ＰチャンネルＭＯＳ
ＦＥＴにより構成され、チップイネーブル信号ＣＥを受
けて動作するプリチャージＭＯＳＦＥＴＱＩが設けられ
る。
この実施例では、読み出し動作の高速化を図るため、言
い換えるならば、上記メモリアレイＭ−ＡＲＹにおける
直列ＭＯＳＦＥＴにおけるディスチャージ動作をモニタ
ーするために、ダミーセルＤＣが設けられる。すなわち
、上記メモリアレイＭ−ＡＲＹにおける記憶ＭＯＳＦＥ
Ｔと類似の直列ＭＯＳＦＥＴが設けらる。ただし、この
ダミーセルＤＣを構成するＭＯＳ Ｆ ＥＴは、全てデ
ィプレッション型ＭＯＳＦＥＴとして形成される。また
、ダミーセルＤＣを構成する直列ＭＯＳＦＥＴの一端と
電源電圧Ｖｃｃとの間には、上記同様なカラムスイッチ
ＭＯＳＦＥＴＱ３とプリチャージＭＯＳＦＥＴＱ２と直
列形態に接続される。そして、これらプリチャージＭＯ
ＳＦＥＴＱ２とカラムスイッチＭＯＳＦＥＴＱ３との接
続点（ノードＮ２）は、タイミング発生回路Ｔの入力端
子に供給される。このカラムスイッチＭＯＳＦＥＴＱ３
は、上記ＹアドレスデコーダＹ−ＤＣＨにより形成され
る出力信号により、その選択動作の時には常に選択され
る。また、上記タイミング発生回路Ｔは、上記ノーＦＮ
２のレベルがロウレベルになったことを検出してワンシ
ョトのタイミング信号ＳＰを形成する。このタイミング
信号ｓｐは、上記図示しないランチ回路の動作タイミン
グ、言い換えるならば、メモリアレイＭ−ＡＲＹの読み
出し信号のサンプリングタイミング信号とされる。
い換えるならば、上記メモリアレイＭ−ＡＲＹにおける
直列ＭＯＳＦＥＴにおけるディスチャージ動作をモニタ
ーするために、ダミーセルＤＣが設けられる。すなわち
、上記メモリアレイＭ−ＡＲＹにおける記憶ＭＯＳＦＥ
Ｔと類似の直列ＭＯＳＦＥＴが設けらる。ただし、この
ダミーセルＤＣを構成するＭＯＳ Ｆ ＥＴは、全てデ
ィプレッション型ＭＯＳＦＥＴとして形成される。また
、ダミーセルＤＣを構成する直列ＭＯＳＦＥＴの一端と
電源電圧Ｖｃｃとの間には、上記同様なカラムスイッチ
ＭＯＳＦＥＴＱ３とプリチャージＭＯＳＦＥＴＱ２と直
列形態に接続される。そして、これらプリチャージＭＯ
ＳＦＥＴＱ２とカラムスイッチＭＯＳＦＥＴＱ３との接
続点（ノードＮ２）は、タイミング発生回路Ｔの入力端
子に供給される。このカラムスイッチＭＯＳＦＥＴＱ３
は、上記ＹアドレスデコーダＹ−ＤＣＨにより形成され
る出力信号により、その選択動作の時には常に選択され
る。また、上記タイミング発生回路Ｔは、上記ノーＦＮ
２のレベルがロウレベルになったことを検出してワンシ
ョトのタイミング信号ＳＰを形成する。このタイミング
信号ｓｐは、上記図示しないランチ回路の動作タイミン
グ、言い換えるならば、メモリアレイＭ−ＡＲＹの読み
出し信号のサンプリングタイミング信号とされる。
次に、上記実施例回路の読み出し動作を第２図のタイミ
ング図に従って説明する。
ング図に従って説明する。
チップイネーブル信号ＣＥがロウレベルの時、チップ非
選択期間であり、ＰチャンネルＭＯＳＦＥＴにより構成
されたプリチャージＭＯＳＦＥＴＱｌ、Ｑ２がオン状態
になって、ノードＮｌ、Ｎ２における寄生容量等により
構成された出力容量（図示せず）をプリチャージする。
選択期間であり、ＰチャンネルＭＯＳＦＥＴにより構成
されたプリチャージＭＯＳＦＥＴＱｌ、Ｑ２がオン状態
になって、ノードＮｌ、Ｎ２における寄生容量等により
構成された出力容量（図示せず）をプリチャージする。
そして、チップイネーブル信号ＣＥがハイレベルの選択
状態では、上記プリチャージＭＯＳＦＥＴＱ１．Ｑ２が
オフ状態になる。この時に供給されたアドレス信号ＡＸ
とＡＹとを受けてアドレスデコーダＸ−ＤＣＲ，Ｙ−Ｄ
ＣＲが動作すると、メモリアレイＭ−ＡＲＹの選択と、
ダミーセルＤＣの選択が行われる。この選択動作により
、ダミーセルＤＣは、常にディスチャージ動作を行うの
でノードＮ２はロウレベルにされる。また、メモリアレ
イＭ−ＡＲＹの読み出し信号（ノードＮ１）は、その記
憶情報に従ってプリチャージ（ハイレベル）に留まるか
ロウレベルにディスチャージされる（同図ではディスチ
ャージされるように示されている）。
状態では、上記プリチャージＭＯＳＦＥＴＱ１．Ｑ２が
オフ状態になる。この時に供給されたアドレス信号ＡＸ
とＡＹとを受けてアドレスデコーダＸ−ＤＣＲ，Ｙ−Ｄ
ＣＲが動作すると、メモリアレイＭ−ＡＲＹの選択と、
ダミーセルＤＣの選択が行われる。この選択動作により
、ダミーセルＤＣは、常にディスチャージ動作を行うの
でノードＮ２はロウレベルにされる。また、メモリアレ
イＭ−ＡＲＹの読み出し信号（ノードＮ１）は、その記
憶情報に従ってプリチャージ（ハイレベル）に留まるか
ロウレベルにディスチャージされる（同図ではディスチ
ャージされるように示されている）。
タイミング発生回路Ｔは、上記ダミーセルＤＣのディス
チャージによりロウレベルと判定されるようなレベルに
なると、タイミング信号ＳＰを発生する。このタイミン
グ信号ＳＰにより、ノードＮ１の信号が図示しないラッ
チ回路に取り込まれ、その出力信号ＦＦが変化する。こ
れにより、データ出力信号Ｄｏｕｔのアクセスタイムは
、上記チップイネーブル信号ＣＥがロウレベルになって
から、上記ランチ回路が動作するまで、言い換えるなら
ば、タイミング信号ｓｐが発生するまでの斜線を付した
部分に短縮できるものである。
チャージによりロウレベルと判定されるようなレベルに
なると、タイミング信号ＳＰを発生する。このタイミン
グ信号ＳＰにより、ノードＮ１の信号が図示しないラッ
チ回路に取り込まれ、その出力信号ＦＦが変化する。こ
れにより、データ出力信号Ｄｏｕｔのアクセスタイムは
、上記チップイネーブル信号ＣＥがロウレベルになって
から、上記ランチ回路が動作するまで、言い換えるなら
ば、タイミング信号ｓｐが発生するまでの斜線を付した
部分に短縮できるものである。
（１）メモリアレイＭ−ＡＲＹと類似の記憶ＭＯＳＦＥ
ＴからなるダミーセルＤＣを用いることによって、メモ
リアレイＭ−ＡＲＹにおけるディスチャージ動作を間接
的にモニターすることができる。
ＴからなるダミーセルＤＣを用いることによって、メモ
リアレイＭ−ＡＲＹにおけるディスチャージ動作を間接
的にモニターすることができる。
したがって、上記ダミーセルＤＣのディスチャージ動作
により形成されたタイミング信号によって、時間マージ
ンを設けることなく上記メモリアレイＭ−ＡＲ’Ｙの読
み出し信号のサンプリングを行うことができるから、高
速読み出しを行うことができるという効果が得られる。
により形成されたタイミング信号によって、時間マージ
ンを設けることなく上記メモリアレイＭ−ＡＲ’Ｙの読
み出し信号のサンプリングを行うことができるから、高
速読み出しを行うことができるという効果が得られる。
（２）タミーセルの記憶Ｍ ＯＳ Ｆ Ｅ Ｔとメモリ
アレイＭ−ＡＲＹの記憶ＭＯＳＦＥＴとは、同じ製造条
件でしかも近接して形成するものであるので、メモリア
レイＭ−ＡＲＹにおけるディスチャージ動作とダミーセ
ルＤＣのディスチャージ動作が連動して行われるため、
製造プロセスの一バラツキ及び温度変動ないし電源変動
等に影響されない安定した読み出し動作を行うことがで
きるという効果が得られる。
アレイＭ−ＡＲＹの記憶ＭＯＳＦＥＴとは、同じ製造条
件でしかも近接して形成するものであるので、メモリア
レイＭ−ＡＲＹにおけるディスチャージ動作とダミーセ
ルＤＣのディスチャージ動作が連動して行われるため、
製造プロセスの一バラツキ及び温度変動ないし電源変動
等に影響されない安定した読み出し動作を行うことがで
きるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸説しない範囲で種々変更可
能であることはいうまでもない０例えば、ＭＯＳＦＥＴ
は、Ｎチャンネル間Ｏ８ＦＥＴ又はＰチャンネルＭＯＳ
ＦＥＴの単一導電型のもののみにより構成するものであ
ってもよい。また、上記実施例のように０Ｍ０３回路に
より構成する場合、メモリアレイＭ−ＡＲＹ及びダミー
セルを構成する直列ＭＯＳＦＥＴの他端にチップイネー
ブル信号ＣＥを受けるディスチャージ用のＮチャンネル
ＭＯＳＦＥＴを設けるものであってもよい。この場合に
は、プリチャージ動作の時に、直列ＭＯＳＦＥＴを介し
て直流電流が流れることが防止できるから、低消費電力
化を図ることができるものである。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸説しない範囲で種々変更可
能であることはいうまでもない０例えば、ＭＯＳＦＥＴ
は、Ｎチャンネル間Ｏ８ＦＥＴ又はＰチャンネルＭＯＳ
ＦＥＴの単一導電型のもののみにより構成するものであ
ってもよい。また、上記実施例のように０Ｍ０３回路に
より構成する場合、メモリアレイＭ−ＡＲＹ及びダミー
セルを構成する直列ＭＯＳＦＥＴの他端にチップイネー
ブル信号ＣＥを受けるディスチャージ用のＮチャンネル
ＭＯＳＦＥＴを設けるものであってもよい。この場合に
は、プリチャージ動作の時に、直列ＭＯＳＦＥＴを介し
て直流電流が流れることが防止できるから、低消費電力
化を図ることができるものである。
この発明は、記憶専用の半導体記憶装置の他、マイクロ
コンピュータ等を構成する半導体集積回路装置に内蔵さ
れる固定記憶装置としても利用できるものである。
コンピュータ等を構成する半導体集積回路装置に内蔵さ
れる固定記憶装置としても利用できるものである。
第１図は、この発明の一実施例を示す回路図、第２図は
、その動作を説明するためのタイミング図である。 Ｘ−ＤＣＲ・・Ｘアドレスデコーダ、Ｙ−ＤＣＲ・・Ｙ
アドレスデコーダ、Ｍ−ＡＲＹ・・メモリアレイ、ＤＣ
・・ダミーセル、Ｔ・・タイミング発生回路
、その動作を説明するためのタイミング図である。 Ｘ−ＤＣＲ・・Ｘアドレスデコーダ、Ｙ−ＤＣＲ・・Ｙ
アドレスデコーダ、Ｍ−ＡＲＹ・・メモリアレイ、ＤＣ
・・ダミーセル、Ｔ・・タイミング発生回路
Claims (1)
- 【特許請求の範囲】 １、列方向に配置される記憶ＭＯＳＦＥＴが直列形態に
接続されて構成されたメモリアレイＭ−ＡＲＹと、この
メモリアレイＭ−ＡＲＹ内に設けられ、アドレス信号に
無関係に常にオン状態になるような記憶情報が書込まれ
た１つの列を構成するダミーセルと、このダミーセルの
読み出し信号を受けてタイミング信号を形成するタイミ
ング発生回路と、このタイミング発生回路により形成さ
れたタイミング信号のエッジに同期して選択されたメモ
リアレイＭ−ＡＲＹの記憶情報を保持するするラッチ回
路とを含むことを特徴とする半導体記憶装置。 ２、上記記憶ＭＯＳＦＥＴは、その記憶情報に従ってデ
ィプレッション型又はエンハンスメント型にされるもの
であることを特徴とする特許請求の範囲第１項記載の半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59142378A JPS6122496A (ja) | 1984-07-11 | 1984-07-11 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59142378A JPS6122496A (ja) | 1984-07-11 | 1984-07-11 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6122496A true JPS6122496A (ja) | 1986-01-31 |
Family
ID=15313980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59142378A Pending JPS6122496A (ja) | 1984-07-11 | 1984-07-11 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6122496A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63237296A (ja) * | 1987-03-25 | 1988-10-03 | Toshiba Corp | 半導体記憶装置 |
| JPH0191394A (ja) * | 1987-09-30 | 1989-04-11 | Nec Corp | 読出し専用メモリ |
| US4886987A (en) * | 1987-05-27 | 1989-12-12 | Kabushiki Kaisha Toshiba | Programmable logic array with 2-bit input partitioning |
-
1984
- 1984-07-11 JP JP59142378A patent/JPS6122496A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63237296A (ja) * | 1987-03-25 | 1988-10-03 | Toshiba Corp | 半導体記憶装置 |
| US4886987A (en) * | 1987-05-27 | 1989-12-12 | Kabushiki Kaisha Toshiba | Programmable logic array with 2-bit input partitioning |
| JPH0191394A (ja) * | 1987-09-30 | 1989-04-11 | Nec Corp | 読出し専用メモリ |
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