JPH0191449A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0191449A JPH0191449A JP62250131A JP25013187A JPH0191449A JP H0191449 A JPH0191449 A JP H0191449A JP 62250131 A JP62250131 A JP 62250131A JP 25013187 A JP25013187 A JP 25013187A JP H0191449 A JPH0191449 A JP H0191449A
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- Japan
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- semiconductor substrate
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- semiconductor
- substrate
- insulating film
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体メモリ装置に関し、特にダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）のセルアレイの高密
度化を図る新規なるデバイス構造に関するものである。
ンダムアクセスメモリ（ＤＲＡＭ）のセルアレイの高密
度化を図る新規なるデバイス構造に関するものである。
従来の技術
高密度ＤＲＡＭ用メモリセルとして、１個のトランジス
タと１個の容量部からなる「１トランジスタ・１キヤパ
シタ」型メモリセルは、構成要素が少なく、セル面積の
微小化が容易であるため、広く使用されている。
タと１個の容量部からなる「１トランジスタ・１キヤパ
シタ」型メモリセルは、構成要素が少なく、セル面積の
微小化が容易であるため、広く使用されている。
近年、ＤＲＡＭは限られたチップ面積内における高密度
化が追求され、素子の微細化が要求されている。１トラ
ンジスタ＠１キヤパシタ型メモリセルにおいては、情報
判定の容易さを維持するために、メモリセル容量の減少
は極力避けなければならない。このため、従来の技術と
して、半導体基板に溝を堀り、前記溝側面を容量部とし
て利用することにより、容量部の平面面積を縮小し、素
子の高密度化を図っていた。
化が追求され、素子の微細化が要求されている。１トラ
ンジスタ＠１キヤパシタ型メモリセルにおいては、情報
判定の容易さを維持するために、メモリセル容量の減少
は極力避けなければならない。このため、従来の技術と
して、半導体基板に溝を堀り、前記溝側面を容量部とし
て利用することにより、容量部の平面面積を縮小し、素
子の高密度化を図っていた。
例えば、第６図に示す構成では、ｐ形半導体基板６１に
溝を堀り、プレート電極６８を埋め込み、溝側面に容量
部を形成していた。
溝を堀り、プレート電極６８を埋め込み、溝側面に容量
部を形成していた。
ここで、６２はビット線、５５＃、ｎ 拡散領域、６
３はワード線、５６は誘電体膜％５９はチャネルストッ
プによる分離領域、５４はゲート絶縁膜、６７は電荷蓄
積領域である。
３はワード線、５６は誘電体膜％５９はチャネルストッ
プによる分離領域、５４はゲート絶縁膜、６７は電荷蓄
積領域である。
発明が解決しようとする問題点
上記、従来の構成では、スイッチングトランジスタと、
溝に形成された電荷蓄積領域、それに隣接するメモリセ
ル間を電気的に絶縁するための分離領域が、単位セル毎
に平面領域に必要であるため、−層の高密度化は困難で
あった。
溝に形成された電荷蓄積領域、それに隣接するメモリセ
ル間を電気的に絶縁するための分離領域が、単位セル毎
に平面領域に必要であるため、−層の高密度化は困難で
あった。
本発明はかかる点に鑑みてなされたもので、前記従来の
構成と比較して、より高密度な半導体メモリを提供する
ことにある。
構成と比較して、より高密度な半導体メモリを提供する
ことにある。
問題点を解決するだめの手段
本発明の半導体メモリセルは、上記問題点を解決する為
、メモリアレイが形成される領域に、半導体基板と逆導
電形の半導体層を設け、その中に複数の溝を形成し、溝
の内壁にキャパシタ絶縁膜を形成し、その中にスイッチ
ングトランジスタのソース、かつ蓄積電極となる第１の
ｐＯ・１ｙｓｉ層を堆積する。そして、蓄積電極上の中
央部分に、スイッチングトランジスタのチャネルとなる
。蓄積電極と逆導電形の第２のｐｏｌｙ＋ｓｉ層を堆積
し、この部分の周囲にゲート絶縁膜を形成し、更に、ゲ
ート絶縁膜の周囲にワード線となるｐｏｌｙｓｉのゲー
ト電極を形成し、そして、チャネル領域の上に、スイッ
チングトランジスタのドレイン、かつビット線の一構成
要素となる蓄積電極と同一導電形の第３のｐｏｌｙｓｉ
層を堆積して、１トランジスタ１キヤパシタ型のＤＲＡ
Ｍメモリセルを実現する。
、メモリアレイが形成される領域に、半導体基板と逆導
電形の半導体層を設け、その中に複数の溝を形成し、溝
の内壁にキャパシタ絶縁膜を形成し、その中にスイッチ
ングトランジスタのソース、かつ蓄積電極となる第１の
ｐＯ・１ｙｓｉ層を堆積する。そして、蓄積電極上の中
央部分に、スイッチングトランジスタのチャネルとなる
。蓄積電極と逆導電形の第２のｐｏｌｙ＋ｓｉ層を堆積
し、この部分の周囲にゲート絶縁膜を形成し、更に、ゲ
ート絶縁膜の周囲にワード線となるｐｏｌｙｓｉのゲー
ト電極を形成し、そして、チャネル領域の上に、スイッ
チングトランジスタのドレイン、かつビット線の一構成
要素となる蓄積電極と同一導電形の第３のｐｏｌｙｓｉ
層を堆積して、１トランジスタ１キヤパシタ型のＤＲＡ
Ｍメモリセルを実現する。
作 用
ここで、３つのｐｏｌｙｓｉ層は１トランジスタ１キャ
パシタ型ＤＲＡＭにおけるスイッチングトランジスタの
各構成要素を形成し、第１の層は、ソース（かつ蓄積電
極）、第２の層はチャネル、第３の層はドレインで、ビ
ット線に接続されている。
パシタ型ＤＲＡＭにおけるスイッチングトランジスタの
各構成要素を形成し、第１の層は、ソース（かつ蓄積電
極）、第２の層はチャネル、第３の層はドレインで、ビ
ット線に接続されている。
メモリセルアレイは、基板と逆導電形の領域に形成され
ているので、蓄積電極とこの領域との間に任意のバイア
ス（但し、領域と基板との間のバイアスが逆バイアスで
あることを保持して）を印加することが可能で、いわゆ
るセルプレート電圧として３ＡＶｃｃの印加が可能であ
る。
ているので、蓄積電極とこの領域との間に任意のバイア
ス（但し、領域と基板との間のバイアスが逆バイアスで
あることを保持して）を印加することが可能で、いわゆ
るセルプレート電圧として３ＡＶｃｃの印加が可能であ
る。
１つの溝の中に、蓄積電極、スイッチングトランジスタ
が形成され、かつ溝の内壁が全て絶縁膜でおおわれてい
るため、隣接セル間の干渉がなく、加工寸法の許すかぎ
りセルの高密度化が可能である。
が形成され、かつ溝の内壁が全て絶縁膜でおおわれてい
るため、隣接セル間の干渉がなく、加工寸法の許すかぎ
りセルの高密度化が可能である。
更に、蓄積電極が絶縁膜により基板と分離されている為
、ソフトエラーにも強い。
、ソフトエラーにも強い。
実施例
本発明の一実施例を第１図、第２図に示す。第１図は本
発明の一実施例のメモリセルアレイの平面構成を概略的
に示したもので、第２図は第１図のＩ −１’断面図で
ある。説明を容易にする為、同一の構成要素は共通の番
号で説明する。
発明の一実施例のメモリセルアレイの平面構成を概略的
に示したもので、第２図は第１図のＩ −１’断面図で
ある。説明を容易にする為、同一の構成要素は共通の番
号で説明する。
ここで、１はｐ形半導体基板、２はｎ＋形の不純物拡散
層で、メモリセルアレイが形成される領域に設けられる
。３は不純物拡散層２内に形成された溝、４は溝３の内
壁に形成されたキャパシタ絶縁膜、６は溝３内に埋め込
まれたｎ −ｐｏｌｙｓｉ層で、１トランジスタ１キャ
パシタ型ＤＲＡＭの蓄積電極となる。蓄積電極６とキャ
パシタ絶縁膜４、不純物拡散層２とで、セル容量を形成
する。６はスイッチングトランジスタのチャネル領域、
７はゲート絶縁膜、８はゲート電極で、ワード線を兼ね
る。９はスイッチングトランジスタのドレインで、ビッ
ト線も兼ねる。１０はワード線８をおおう絶縁膜、１１
は溝３に形成されたメモリセル間において、不純物拡散
層２とドレイン９を分離する絶縁膜、１２はドレイン９
上をおおう絶縁膜である。
層で、メモリセルアレイが形成される領域に設けられる
。３は不純物拡散層２内に形成された溝、４は溝３の内
壁に形成されたキャパシタ絶縁膜、６は溝３内に埋め込
まれたｎ −ｐｏｌｙｓｉ層で、１トランジスタ１キャ
パシタ型ＤＲＡＭの蓄積電極となる。蓄積電極６とキャ
パシタ絶縁膜４、不純物拡散層２とで、セル容量を形成
する。６はスイッチングトランジスタのチャネル領域、
７はゲート絶縁膜、８はゲート電極で、ワード線を兼ね
る。９はスイッチングトランジスタのドレインで、ビッ
ト線も兼ねる。１０はワード線８をおおう絶縁膜、１１
は溝３に形成されたメモリセル間において、不純物拡散
層２とドレイン９を分離する絶縁膜、１２はドレイン９
上をおおう絶縁膜である。
次に製造方法について簡単に説明する。半導体基板１上
のメモリセルアレイ部上に、エピタキシャル成長、又は
、イオン注入の不純物拡散等で、ｎ＋形不純物拡散層２
を形成する。次に、ＲＩＥにより、ｎ＋形不純物拡散層
２内にトレンチエツチングで溝３を形成し、内壁を熱酸
化することによりキャパシタ絶縁膜４を形成し、ＣＶＤ
でｎ＋ｐｏｌｙｓｉ層５を溝の中に堆積させる。ｐｏｌ
ｙｓｉ層５をチャネル領域６の厚みだけ、ｎ＋不純物拡
散層２表面より下がった所までエツチングし、 ｐｏｌ
ｙｇｉ層５表面にＨＴＯ等で酸化膜を形成する。そして
、中央部分の酸化膜をエツチングして、ｐｏｌｙｓｉ層
５表面を露出し、この上にＣＶＤによりｐ−ｐｏｌｙｓ
ｉ層を堆積してチャネル領域６を形成する。次に、マス
クを用いてエツチングし、チャネル領域が中央部だけに
なる様形成し、その後、熱酸化することによりチャネル
領域の周囲にゲート絶縁膜を形成し、その周囲にｐｏｌ
ｙｓｉのゲート電極をＣＶＤで堆積、マスクでエツチン
グすることにより形成し、そして溝の中、セル間を絶縁
膜１ｏ、１１で埋める。次に、チャネル領域θ上の絶縁
膜をマスクでエツチングし、チャネル領域６を露出し、
その上にＣＶＤでｎ”−ｐｏｌｙｓｉ 層を堆積して、
ドレイン９を形成する。最後に保護膜１２をＣＶＤで形
成する。
のメモリセルアレイ部上に、エピタキシャル成長、又は
、イオン注入の不純物拡散等で、ｎ＋形不純物拡散層２
を形成する。次に、ＲＩＥにより、ｎ＋形不純物拡散層
２内にトレンチエツチングで溝３を形成し、内壁を熱酸
化することによりキャパシタ絶縁膜４を形成し、ＣＶＤ
でｎ＋ｐｏｌｙｓｉ層５を溝の中に堆積させる。ｐｏｌ
ｙｓｉ層５をチャネル領域６の厚みだけ、ｎ＋不純物拡
散層２表面より下がった所までエツチングし、 ｐｏｌ
ｙｇｉ層５表面にＨＴＯ等で酸化膜を形成する。そして
、中央部分の酸化膜をエツチングして、ｐｏｌｙｓｉ層
５表面を露出し、この上にＣＶＤによりｐ−ｐｏｌｙｓ
ｉ層を堆積してチャネル領域６を形成する。次に、マス
クを用いてエツチングし、チャネル領域が中央部だけに
なる様形成し、その後、熱酸化することによりチャネル
領域の周囲にゲート絶縁膜を形成し、その周囲にｐｏｌ
ｙｓｉのゲート電極をＣＶＤで堆積、マスクでエツチン
グすることにより形成し、そして溝の中、セル間を絶縁
膜１ｏ、１１で埋める。次に、チャネル領域θ上の絶縁
膜をマスクでエツチングし、チャネル領域６を露出し、
その上にＣＶＤでｎ”−ｐｏｌｙｓｉ 層を堆積して、
ドレイン９を形成する。最後に保護膜１２をＣＶＤで形
成する。
本発明の第１の他の実施例を第３図に示す。第３図は第
２図と同様の単位セルの概略的な断面図で、説明を容易
にする為、第２図と共通の構成要素は同一の番号を用い
ている。ここで基板３１上に形成された、半導体層３２
の上に、エピタキシャル成長等で、前記基板３１と同一
導電形の半導体層３３が形成され、この上にメモリセル
が順次形成されて行く。これ以外は、第２図に示す実施
例と共通力ので、以下の説明は省略する。
２図と同様の単位セルの概略的な断面図で、説明を容易
にする為、第２図と共通の構成要素は同一の番号を用い
ている。ここで基板３１上に形成された、半導体層３２
の上に、エピタキシャル成長等で、前記基板３１と同一
導電形の半導体層３３が形成され、この上にメモリセル
が順次形成されて行く。これ以外は、第２図に示す実施
例と共通力ので、以下の説明は省略する。
本発明の第２の他の実施例を第４図に示す。第４図は第
２図と同様の単位セルの概略的な断面図で、説明を容易
にする為、第２図と共通の構成要素は同一の番号を用い
ている。ここで、ｎ形半導体基板４０上に、エピタキシ
ャル成長等で、前記基板４０と逆導電形のｐ形半導体層
４１を形成している。これ以外は、第２図に示す実施例
と共通なので、以下の説明は省略する。
２図と同様の単位セルの概略的な断面図で、説明を容易
にする為、第２図と共通の構成要素は同一の番号を用い
ている。ここで、ｎ形半導体基板４０上に、エピタキシ
ャル成長等で、前記基板４０と逆導電形のｐ形半導体層
４１を形成している。これ以外は、第２図に示す実施例
と共通なので、以下の説明は省略する。
発明の効果
以上述べてきた様に、本発明においては、溝内に１トラ
ンジスタ１キャパシタ型ＤＲＡＭセルの構成要素を全て
形成し、かつ谷溝は絶縁膜で下地基板と絶縁されている
為、セル間のパンチスルー等の干渉の影響が無い。この
ため、加工寸法の限界にまで高密度化が可能である。
ンジスタ１キャパシタ型ＤＲＡＭセルの構成要素を全て
形成し、かつ谷溝は絶縁膜で下地基板と絶縁されている
為、セル間のパンチスルー等の干渉の影響が無い。この
ため、加工寸法の限界にまで高密度化が可能である。
更に、溝内に形成されたＤＲＡＭセルが、基板と逆導電
形の不純物拡散層内に配置されている為、不純物拡散層
に任意の逆バイアス（基板に対して）を印加することに
より、溝内の蓄積電極との間に任意の電位差を設けるこ
とができる。これにより、本来、基板プレート型である
にもかかわらず、％Ｖｃｃを実現することが可能となっ
た。
形の不純物拡散層内に配置されている為、不純物拡散層
に任意の逆バイアス（基板に対して）を印加することに
より、溝内の蓄積電極との間に任意の電位差を設けるこ
とができる。これにより、本来、基板プレート型である
にもかかわらず、％Ｖｃｃを実現することが可能となっ
た。
以上により、ソフトエラーやセル間干渉に強く、％Ｖａ
ｃが可能な高密度のメモリセルアレイを実現することが
可能となった。
ｃが可能な高密度のメモリセルアレイを実現することが
可能となった。
本発明では、溝内のトランジスタを全て、９０１７８１
層で形成したものを取り上げたが、レーザ・アニール等
で単結晶化したもの、いわゆるＳＯＩ構造で形成された
トランジスタであっても同様の効果が発揮される。
層で形成したものを取り上げたが、レーザ・アニール等
で単結晶化したもの、いわゆるＳＯＩ構造で形成された
トランジスタであっても同様の効果が発揮される。
第１図は本発明の一実施例における単位セルの概略平面
図、第２図は第１図の１−１’線断面図、第３図は本発
明の他の実施例における単位セルの概略断面図、第４図
、第５図は従来の単位セルの概略断面図である。 １・・・・・・半導体基板、２・・・・・・ｎ＋不純物
拡散層、３・・・・・・溝、４・・・・・・キャパシタ
絶縁膜、６・・・・・・蓄積電極（ソース）、６・・・
・・・チャネル領域、７・・・・・・ゲート絶縁膜、８
・・・・・・ゲー、ト電極（ワード線）、９・・・・・
・ドレイン（ビット線）、３０・・・・・・半導体装置
６’−一一ヂ、ネル今日べ １−一一羞猥（１’−５ｕｌ）） ４−−Ｘτハ゛シタｆ色１＆７］莢 ４−−− ｈハ“シダ艶釆駁１腎
図、第２図は第１図の１−１’線断面図、第３図は本発
明の他の実施例における単位セルの概略断面図、第４図
、第５図は従来の単位セルの概略断面図である。 １・・・・・・半導体基板、２・・・・・・ｎ＋不純物
拡散層、３・・・・・・溝、４・・・・・・キャパシタ
絶縁膜、６・・・・・・蓄積電極（ソース）、６・・・
・・・チャネル領域、７・・・・・・ゲート絶縁膜、８
・・・・・・ゲー、ト電極（ワード線）、９・・・・・
・ドレイン（ビット線）、３０・・・・・・半導体装置
６’−一一ヂ、ネル今日べ １−一一羞猥（１’−５ｕｌ）） ４−−Ｘτハ゛シタｆ色１＆７］莢 ４−−− ｈハ“シダ艶釆駁１腎
Claims (3)
- （１）一導電形の第１の半導体基板に、前記半導体基板
と逆導電形の第２の領域を設け、前記第２の領域の中に
複数の溝を設け、前記溝の内壁にセルキャパシタとなる
絶縁膜を形成し、前記溝の内部に前記領域と同一導電形
の第１の半導体層を形成し、前記第１の半導体層の上の
溝中央部上に、前記第１の半導体層とは逆導電形の第２
の半導体層を形成し、かつ前記第２の半導体層の周辺部
に、ゲート絶縁膜となる絶縁膜を形成し、前記ゲート絶
縁膜の周囲に導電性ゲートを形成し、前記導電性ゲート
は絶縁膜の中に埋め込まれ、前記第２の半導体層の上に
、前記第１の半導体層と同一導電形の第３の半導体層を
形成してビット線の一構成要素とし、前記第２の領域に
外部からバイアス印加するようにした半導体メモリ装置
。 - （２）半導体基板が、一導電形の第１の半導体基板と、
前記第１の基板と逆導電形の第２の半導体基板と、更に
、その上に形成した前記第１の基板と同一導電形の第３
の半導体基板からなり、前記第２の半導体基板に外部か
らバイアス印加する特許請求の範囲第１項記載の半導体
メモリ装置。 - （３）半導体基板が、一導電形の第１の半導体基板とそ
の上に形成された前記第１の半導体基板と逆導電形の第
２の半導体基板よりなり、前記第１の半導体基板に外部
からバイアス印加する特許請求の範囲第１項記載の半導
体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62250131A JPH0191449A (ja) | 1987-10-02 | 1987-10-02 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62250131A JPH0191449A (ja) | 1987-10-02 | 1987-10-02 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0191449A true JPH0191449A (ja) | 1989-04-11 |
Family
ID=17203289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62250131A Pending JPH0191449A (ja) | 1987-10-02 | 1987-10-02 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0191449A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03227566A (ja) * | 1990-02-01 | 1991-10-08 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US5281837A (en) * | 1990-05-28 | 1994-01-25 | Kabushiki Kaisha Toshiba | Semiconductor memory device having cross-point DRAM cell structure |
-
1987
- 1987-10-02 JP JP62250131A patent/JPH0191449A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03227566A (ja) * | 1990-02-01 | 1991-10-08 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US5281837A (en) * | 1990-05-28 | 1994-01-25 | Kabushiki Kaisha Toshiba | Semiconductor memory device having cross-point DRAM cell structure |
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