JPH0746700B2 - １トランジスタ型ｄｒａｍ装置 - Google Patents
１トランジスタ型ｄｒａｍ装置Info
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- JPH0746700B2 JPH0746700B2 JP61034692A JP3469286A JPH0746700B2 JP H0746700 B2 JPH0746700 B2 JP H0746700B2 JP 61034692 A JP61034692 A JP 61034692A JP 3469286 A JP3469286 A JP 3469286A JP H0746700 B2 JPH0746700 B2 JP H0746700B2
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- 239000010410 layer Substances 0.000 claims description 62
- 239000000758 substrate Substances 0.000 claims description 41
- 239000003990 capacitor Substances 0.000 claims description 37
- 239000004065 semiconductor Substances 0.000 claims description 35
- 239000011229 interlayer Substances 0.000 claims description 18
- 238000002955 isolation Methods 0.000 claims description 17
- 230000002093 peripheral effect Effects 0.000 claims description 9
- 239000012528 membrane Substances 0.000 claims 1
- 239000010408 film Substances 0.000 description 57
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 7
- 230000005260 alpha ray Effects 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 238000011161 development Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
Landscapes
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は１トランジスタ型DRAM装置特に高密度高頼性の
１トランジスタ型DRAM装置に関する。
１トランジスタ型DRAM装置に関する。
従来の技術 近年、半導体メモリ装置の高密度化が進み、特にDRAMの
高集積化、大容量化は著しい。このようなDRAMの発展は
そのチップサイズの半分以上の面積を占めるメモリセル
の高密度化技術の発展に負う所が大きい。現在、一層の
高密度化を目的として種々の立体構造DRAMセルが提案さ
れて来ている。従来、この種の立体構造DRAMセルは、一
例として第２図に示すような構成であった（例えば、19
84年アイイーディーエム ダイジェスト オブ テクニ
カル ペーパーズ（IEDM Digest of Technical Paper
s）p.244−247）。第２図において、１はビットライン
を形成するドレイン、２は信号読み出し用トランスファ
ーゲートを構成するMOSトランジスタのゲート酸化膜、
３はワード線を構成する、例えばポリシリコンで形成さ
れたゲート電極、４はメモリセルのソース拡散部、５は
メモリセルのキャパシタを構成する絶縁薄膜、６はセル
プレートを形成する例えばポリシリコンを用いたプレー
ト電極、７はセル間分離用絶縁厚膜、８は基板、10は層
間絶縁膜である。これはいわゆるトレンチ構造といわれ
るメモリセル構造の一例でFCCセル（Folded Capacitor
Cell）と呼ばれるものである。トレンチ基板８の深さ方
向に形成するため、トレンチ深さの制御により蓄積用容
量がメモリセルとして必要とされる値（50fF以上と一般
にいわれている。）を充分確保できる。またFCC構造に
おいては、トレンチを単に信号蓄積キャパシタとしてだ
けでなく素子分離にも利用しており、セル間分離用絶縁
厚膜７を厚くとることによりセル間リーク電流を充分低
くとることができる。
高集積化、大容量化は著しい。このようなDRAMの発展は
そのチップサイズの半分以上の面積を占めるメモリセル
の高密度化技術の発展に負う所が大きい。現在、一層の
高密度化を目的として種々の立体構造DRAMセルが提案さ
れて来ている。従来、この種の立体構造DRAMセルは、一
例として第２図に示すような構成であった（例えば、19
84年アイイーディーエム ダイジェスト オブ テクニ
カル ペーパーズ（IEDM Digest of Technical Paper
s）p.244−247）。第２図において、１はビットライン
を形成するドレイン、２は信号読み出し用トランスファ
ーゲートを構成するMOSトランジスタのゲート酸化膜、
３はワード線を構成する、例えばポリシリコンで形成さ
れたゲート電極、４はメモリセルのソース拡散部、５は
メモリセルのキャパシタを構成する絶縁薄膜、６はセル
プレートを形成する例えばポリシリコンを用いたプレー
ト電極、７はセル間分離用絶縁厚膜、８は基板、10は層
間絶縁膜である。これはいわゆるトレンチ構造といわれ
るメモリセル構造の一例でFCCセル（Folded Capacitor
Cell）と呼ばれるものである。トレンチ基板８の深さ方
向に形成するため、トレンチ深さの制御により蓄積用容
量がメモリセルとして必要とされる値（50fF以上と一般
にいわれている。）を充分確保できる。またFCC構造に
おいては、トレンチを単に信号蓄積キャパシタとしてだ
けでなく素子分離にも利用しており、セル間分離用絶縁
厚膜７を厚くとることによりセル間リーク電流を充分低
くとることができる。
また、立体化構造セルの別の一例として、スタックト構
造があり、これは第３図に示すような構成である（例え
ば、1985、6.3.日経エレクトロニクスp209〜231）。第
３図において、１はビットラインを形成するドレイン、
２は信号読み出し用トランスファゲートとなるMOSトラ
ンジスタのゲート酸化膜、３はワード線を構成する、例
えばポリシリコンで形成されたゲート電極、４はメモリ
セルのソース拡散部、５はメモリセルのキャパシタを構
成する絶縁膜、６はセルプレートを形成する例えばポリ
シリコンを用いたプレート電極、７はセル間分離用絶縁
厚膜、８は基板、９はメモリセルのソース部を構成する
導電性電極、10は層間絶縁膜である。キャパシタはセル
プレート電極６とメモリセルのソース部を形成する導電
性電極９の間に形成され、導電性電極９のワード線上の
部分や側面部をキャパシタとして利用できることにより
セル容量の増加が得られる。α線ソフトエラーはメモリ
セルのソース部下のpn接合領域に形成される空乏層をα
粒子が通過することにより生ずるが、このスタックト構
造では、メモリセルのソース拡散部４と基板８との間の
pn接合領域が、従来の平面型や前述のトレンチ構造メモ
リセルに比べて非常に小さく、そのためα線ソフトエラ
ーに対して極めて強くなる。
造があり、これは第３図に示すような構成である（例え
ば、1985、6.3.日経エレクトロニクスp209〜231）。第
３図において、１はビットラインを形成するドレイン、
２は信号読み出し用トランスファゲートとなるMOSトラ
ンジスタのゲート酸化膜、３はワード線を構成する、例
えばポリシリコンで形成されたゲート電極、４はメモリ
セルのソース拡散部、５はメモリセルのキャパシタを構
成する絶縁膜、６はセルプレートを形成する例えばポリ
シリコンを用いたプレート電極、７はセル間分離用絶縁
厚膜、８は基板、９はメモリセルのソース部を構成する
導電性電極、10は層間絶縁膜である。キャパシタはセル
プレート電極６とメモリセルのソース部を形成する導電
性電極９の間に形成され、導電性電極９のワード線上の
部分や側面部をキャパシタとして利用できることにより
セル容量の増加が得られる。α線ソフトエラーはメモリ
セルのソース部下のpn接合領域に形成される空乏層をα
粒子が通過することにより生ずるが、このスタックト構
造では、メモリセルのソース拡散部４と基板８との間の
pn接合領域が、従来の平面型や前述のトレンチ構造メモ
リセルに比べて非常に小さく、そのためα線ソフトエラ
ーに対して極めて強くなる。
発明が解決しようとする問題点 このような従来の構成では、FCCをはじめとするトレン
チ構造、スタックト構造のそれぞれについて次のような
問題があった。
チ構造、スタックト構造のそれぞれについて次のような
問題があった。
まずトレンチ構造のメモリセルは、蓄積容量については
トレンチを所定の深さに選べば必要な大きさの値が得ら
れるが基板深部にまでトレンチを形成しているため、プ
レート電極下の基板中の空乏層が大きくなり、α線ソフ
トエラー率が同一容量の平面型セルに比べて一桁以上も
悪くなる。そのためα線ソフトエラー率を低くするに
は、平面上のキャパシタセル面積部分を大きくする必要
があり高集積化には不利となる。
トレンチを所定の深さに選べば必要な大きさの値が得ら
れるが基板深部にまでトレンチを形成しているため、プ
レート電極下の基板中の空乏層が大きくなり、α線ソフ
トエラー率が同一容量の平面型セルに比べて一桁以上も
悪くなる。そのためα線ソフトエラー率を低くするに
は、平面上のキャパシタセル面積部分を大きくする必要
があり高集積化には不利となる。
これに対し、トレンチの側面あるいは底面にイオンを打
ち込むことにより、いわゆるHi−Ｃセル構造を形成して
空乏層の伸びを押えることもできるが、高濃度注入の結
果としてリーク電流の増大や、プロセスの複雑化などが
生じ、実用上問題がある。またトレンチの面にそった薄
い絶縁膜を形成する必要があるが、トレンチの面の結晶
軸に対する方位によって、絶縁膜（例えばSiO2）の酸化
レートが異なり一様な厚さの絶縁膜を成長させることが
難しく、絶縁耐圧のバラツキと低下が生じ実用上問題と
なっている。
ち込むことにより、いわゆるHi−Ｃセル構造を形成して
空乏層の伸びを押えることもできるが、高濃度注入の結
果としてリーク電流の増大や、プロセスの複雑化などが
生じ、実用上問題がある。またトレンチの面にそった薄
い絶縁膜を形成する必要があるが、トレンチの面の結晶
軸に対する方位によって、絶縁膜（例えばSiO2）の酸化
レートが異なり一様な厚さの絶縁膜を成長させることが
難しく、絶縁耐圧のバラツキと低下が生じ実用上問題と
なっている。
また、メモリセルのキャパシタを構成する絶縁膜の誘電
率の増大と絶縁耐圧の増大の両立のために前記絶縁膜に
Si3N4とSiO2の多層構造を用いる必要があるが、トレン
チ内壁を構成する基板の単結晶シリコンに、Si3N4のス
トレスによる影響が発生し、基板シリコンに欠陥等が形
成され、リーク電流が大きくなり実用上問題となる。
率の増大と絶縁耐圧の増大の両立のために前記絶縁膜に
Si3N4とSiO2の多層構造を用いる必要があるが、トレン
チ内壁を構成する基板の単結晶シリコンに、Si3N4のス
トレスによる影響が発生し、基板シリコンに欠陥等が形
成され、リーク電流が大きくなり実用上問題となる。
これらの問題は、高集積化大容量化を更に推し進める際
には、一層重大な障害となることは明らかである。
には、一層重大な障害となることは明らかである。
一方スタックト構造は、メモリセルのソース拡散部のpn
接合部の領域が小さく、そのためソフトエラーに強いと
いう利点をもつ。また素子分離幅が平面型セルに比べて
大きくとれ、素子間リークを容易に押えることができ
る。しかし、その構造上メモリセル容量の増大に限界が
あり、素子の微細化高集積化に伴ってメモリセル容量が
不足するのは必至である。
接合部の領域が小さく、そのためソフトエラーに強いと
いう利点をもつ。また素子分離幅が平面型セルに比べて
大きくとれ、素子間リークを容易に押えることができ
る。しかし、その構造上メモリセル容量の増大に限界が
あり、素子の微細化高集積化に伴ってメモリセル容量が
不足するのは必至である。
本発明はこのような問題点を解決するもので、蓄積容量
の増大を実現し、高集積化、大容量化が可能で、ソフト
エラー率、リーク電流が大幅に低減し、キャパシタを構
成する絶縁膜の形成が容易なメモリセル構造を備えた半
導体メモリ装置を提供することを目的としたものであ
る。
の増大を実現し、高集積化、大容量化が可能で、ソフト
エラー率、リーク電流が大幅に低減し、キャパシタを構
成する絶縁膜の形成が容易なメモリセル構造を備えた半
導体メモリ装置を提供することを目的としたものであ
る。
問題点を解決するための手段 前記の問題点を解決するために本発明は、一導電型の半
導体基板の所定の領域に形成されたトレンチと、前記ト
レンチの内壁及び前記トレンチの周辺部の前記半導体基
板に形成された素子分離用絶縁厚膜と、前記トレンチの
周辺部の前記素子分離用絶縁厚膜に隣接し、前記半導体
基板表面に形成された前記半導体基板とは反対導電型の
MOSトランジスタのソース領域と、前記ソース領域に隣
接し、前記半導体基板上に形成された前記MOSトランジ
スタのゲート絶縁膜と、前記ゲート絶縁膜に隣接し、前
記ソース領域と反対側の前記半導体基板表面に形成され
た前記半導体基板とは反対導電型のビットライン用ドレ
イン領域と、前記素子分離用絶縁厚膜のトレンチ周辺部
上及び前記ゲート絶縁膜上に設けられたワードライン用
第１電極層と、前記第１電極層上に形成された第１の層
間絶縁膜と、前記素子分離用絶縁厚膜上及び前記第１の
層間絶縁膜上に形成された下部セルプレート用第２電極
層と、前記第２電極層と前記ソース領域の間に設けられ
た第２の層間絶縁膜と、前記第２電極層上に形成された
メモリセルの下部キャパシタの第１の誘電体用絶縁膜
と、前記下部キャパシタの第１の誘電体用絶縁膜上に形
成され前記ソース領域に電気的にコンタクトする第３電
極層と、前記第３電極層上に形成されたメモリセルの上
部キャパシタの第２の誘電体用絶縁膜上と、前記上部キ
ャパシタの第２の誘電体用絶縁膜上に形成され前記第２
電極層と電気的接続部を有する上部セルプレート用第４
電極層とより構成され、かつ前記トレンチ内の隣接する
メモリセルの前記第３電極層間に前記第４電極層が挿入
されていることを特徴とする１トランジスタ型DRAM装置
と、 一導電型の半導体基板の所定の領域に形成されたトレン
チと、前記トレンチの内壁及び前記トレンチの周辺部の
前記半導体基板に形成された素子分離用絶縁厚膜と、前
記トレンチの周辺部の前記素子分離用絶縁厚膜に隣接
し、前記半導体基板表面に形成された前記半導体基板と
は反対導電型のMOSトランジスタのソース領域と、前記
ソース領域に隣接し、前記半導体基板上に形成された前
記MOSトランジスタのゲート絶縁膜と、前記ゲート絶縁
膜に隣接し、前記ソース領域と反対側の前記半導体基板
表面に形成された前記半導体基板とは反対導電型のビッ
トライン用ドレイン領域と、前記ゲート絶縁膜上に設け
られたワードライン用第１電極層と、前記第１電極層上
に形成された第１の層間絶縁膜と、前記素子分離用絶縁
厚膜上及び前記第１の層間絶縁膜上に形成された下部セ
ルプレート用第２電極層と、前記第２電極層と前記ソー
ス領域の間に設けられた第２の層間絶縁膜と、前記第２
電極層上に形成されたメモリセルの下部キャパシタの第
１の誘電体用絶縁膜と、前記下部キャパシタの第１の誘
電体用絶縁膜上に形成され前記ソース領域に電気的にコ
ンタクトする第３電極層と、前記第３電極層上に形成さ
れたメモリセルの上部キャパシタの第２の誘電体用絶縁
膜上と、前記上部キャパシタの第２の誘電体用絶縁膜上
に形成され前記第２電極層と電気的接続部を有する上部
セルプレート用第４電極層と、前記第４電極層上に第３
の層間絶縁膜を介して形成された前記第１電極層に接続
したワードライン用第５電極層とより構成され、かつ前
記トレンチ内の隣接するメモリセルの前記第３電極層間
に前記第４電極層が挿入されていることを特徴とする１
トランジスタ型DRAM装置とを提供するものである。
導体基板の所定の領域に形成されたトレンチと、前記ト
レンチの内壁及び前記トレンチの周辺部の前記半導体基
板に形成された素子分離用絶縁厚膜と、前記トレンチの
周辺部の前記素子分離用絶縁厚膜に隣接し、前記半導体
基板表面に形成された前記半導体基板とは反対導電型の
MOSトランジスタのソース領域と、前記ソース領域に隣
接し、前記半導体基板上に形成された前記MOSトランジ
スタのゲート絶縁膜と、前記ゲート絶縁膜に隣接し、前
記ソース領域と反対側の前記半導体基板表面に形成され
た前記半導体基板とは反対導電型のビットライン用ドレ
イン領域と、前記素子分離用絶縁厚膜のトレンチ周辺部
上及び前記ゲート絶縁膜上に設けられたワードライン用
第１電極層と、前記第１電極層上に形成された第１の層
間絶縁膜と、前記素子分離用絶縁厚膜上及び前記第１の
層間絶縁膜上に形成された下部セルプレート用第２電極
層と、前記第２電極層と前記ソース領域の間に設けられ
た第２の層間絶縁膜と、前記第２電極層上に形成された
メモリセルの下部キャパシタの第１の誘電体用絶縁膜
と、前記下部キャパシタの第１の誘電体用絶縁膜上に形
成され前記ソース領域に電気的にコンタクトする第３電
極層と、前記第３電極層上に形成されたメモリセルの上
部キャパシタの第２の誘電体用絶縁膜上と、前記上部キ
ャパシタの第２の誘電体用絶縁膜上に形成され前記第２
電極層と電気的接続部を有する上部セルプレート用第４
電極層とより構成され、かつ前記トレンチ内の隣接する
メモリセルの前記第３電極層間に前記第４電極層が挿入
されていることを特徴とする１トランジスタ型DRAM装置
と、 一導電型の半導体基板の所定の領域に形成されたトレン
チと、前記トレンチの内壁及び前記トレンチの周辺部の
前記半導体基板に形成された素子分離用絶縁厚膜と、前
記トレンチの周辺部の前記素子分離用絶縁厚膜に隣接
し、前記半導体基板表面に形成された前記半導体基板と
は反対導電型のMOSトランジスタのソース領域と、前記
ソース領域に隣接し、前記半導体基板上に形成された前
記MOSトランジスタのゲート絶縁膜と、前記ゲート絶縁
膜に隣接し、前記ソース領域と反対側の前記半導体基板
表面に形成された前記半導体基板とは反対導電型のビッ
トライン用ドレイン領域と、前記ゲート絶縁膜上に設け
られたワードライン用第１電極層と、前記第１電極層上
に形成された第１の層間絶縁膜と、前記素子分離用絶縁
厚膜上及び前記第１の層間絶縁膜上に形成された下部セ
ルプレート用第２電極層と、前記第２電極層と前記ソー
ス領域の間に設けられた第２の層間絶縁膜と、前記第２
電極層上に形成されたメモリセルの下部キャパシタの第
１の誘電体用絶縁膜と、前記下部キャパシタの第１の誘
電体用絶縁膜上に形成され前記ソース領域に電気的にコ
ンタクトする第３電極層と、前記第３電極層上に形成さ
れたメモリセルの上部キャパシタの第２の誘電体用絶縁
膜上と、前記上部キャパシタの第２の誘電体用絶縁膜上
に形成され前記第２電極層と電気的接続部を有する上部
セルプレート用第４電極層と、前記第４電極層上に第３
の層間絶縁膜を介して形成された前記第１電極層に接続
したワードライン用第５電極層とより構成され、かつ前
記トレンチ内の隣接するメモリセルの前記第３電極層間
に前記第４電極層が挿入されていることを特徴とする１
トランジスタ型DRAM装置とを提供するものである。
作用 この構成により、次のような作用がある。
蓄積容量がトレンチ内に埋め込まれた部分とそれ以外の
平面上の部分から成っており、さらに第３電極の上部、
下部、及び側面部のすべてがセルキャパシタとなるため
に容量が極めて増大する。同じセル面積、同じトレンチ
深さのFCC構造と比較してもセル容量は倍以上となる。
我々の計算に基づけばセル面積が８μｍ２の場合（4Mビ
ットDRAM相当）、トレンチ深さを３μｍとることにより
セル容量を約120fFとることができ、セル面積が５μｍ
２の場合（16MビットDRAM相当）には、同じトレンチ深
さ３μｍとることにより、約60fFとることができ、１つ
のメモリセルに最低必要とされる容量の50fFを充分に満
たすことができる。
平面上の部分から成っており、さらに第３電極の上部、
下部、及び側面部のすべてがセルキャパシタとなるため
に容量が極めて増大する。同じセル面積、同じトレンチ
深さのFCC構造と比較してもセル容量は倍以上となる。
我々の計算に基づけばセル面積が８μｍ２の場合（4Mビ
ットDRAM相当）、トレンチ深さを３μｍとることにより
セル容量を約120fFとることができ、セル面積が５μｍ
２の場合（16MビットDRAM相当）には、同じトレンチ深
さ３μｍとることにより、約60fFとることができ、１つ
のメモリセルに最低必要とされる容量の50fFを充分に満
たすことができる。
また、ソース部の面積を設計上、あるいはプロセス技術
上許容できる限り小さくすることにより、メモリセルの
ソース拡散部と基板との間のpn接合領域を小さくするこ
とができるため、メモリセルのリーク電流を極めて小さ
くとることができる。また前記pn接合領域が小さいた
め、それに伴う空乏層も非常に小さくなり、これにより
α線ソフトエラーを抜本的に低減させることができる。
加えてキャパシタとなる薄い絶縁膜を形成する場合ポリ
シリコンの酸化レートは方位に依存せず一様な厚さの絶
縁膜を成長させることができ、絶縁耐圧のバラツキと低
下を押さえることができる。
上許容できる限り小さくすることにより、メモリセルの
ソース拡散部と基板との間のpn接合領域を小さくするこ
とができるため、メモリセルのリーク電流を極めて小さ
くとることができる。また前記pn接合領域が小さいた
め、それに伴う空乏層も非常に小さくなり、これにより
α線ソフトエラーを抜本的に低減させることができる。
加えてキャパシタとなる薄い絶縁膜を形成する場合ポリ
シリコンの酸化レートは方位に依存せず一様な厚さの絶
縁膜を成長させることができ、絶縁耐圧のバラツキと低
下を押さえることができる。
さらにメモリセルのキャパシタを構成する絶縁膜として
Si3N4とSiO2との多層構造を用いた場合でも、メモリセ
ルのキャパシタを構成する第２及び第３電極をポリシリ
コンで形成すれば。Si3N4のストレスによる影響を基板
に及ぼさずに吸収できることになり多層絶縁膜の安定形
成にも極めて有利となる。
Si3N4とSiO2との多層構造を用いた場合でも、メモリセ
ルのキャパシタを構成する第２及び第３電極をポリシリ
コンで形成すれば。Si3N4のストレスによる影響を基板
に及ぼさずに吸収できることになり多層絶縁膜の安定形
成にも極めて有利となる。
実施例 第１図ａは本発明の一実施例による１トランジスタ型DR
AM装置のメモリセル部の要部側断面図である。第１図ａ
において、１はビットラインを形成するドレイン、２は
信号読み出し用トランスファゲートを構成するMOSトラ
ンジスタのゲート酸化膜、３はワード線を構成するポリ
シリコンで形成されたゲート電極（第１電極層）、４は
メモリセルのソース拡散部、51と52はメモリセルのキャ
パシタを構成する第１の絶縁膜と第２の絶縁膜、61は下
部セルプレートを形成するポリシリコンを用いた下部プ
レート電極（第２電極層）、７はセル間分離用絶縁厚
膜、８は基板、９はメモリセルのソース部を形成するポ
リシリコンを用いた導電性電極（第３電極層）、10は層
間絶縁膜、11は上部セルプレートを形成するポリシリコ
ンを用いた上部プレート電極（第４電極層）である。下
部プレート電極61と上部プレート電極11はメモリセル外
部において電気的に接続されている。キャパシタは下部
プレート電極61とメモリセルのソース部を形成する導電
性電極の間に形成される。
AM装置のメモリセル部の要部側断面図である。第１図ａ
において、１はビットラインを形成するドレイン、２は
信号読み出し用トランスファゲートを構成するMOSトラ
ンジスタのゲート酸化膜、３はワード線を構成するポリ
シリコンで形成されたゲート電極（第１電極層）、４は
メモリセルのソース拡散部、51と52はメモリセルのキャ
パシタを構成する第１の絶縁膜と第２の絶縁膜、61は下
部セルプレートを形成するポリシリコンを用いた下部プ
レート電極（第２電極層）、７はセル間分離用絶縁厚
膜、８は基板、９はメモリセルのソース部を形成するポ
リシリコンを用いた導電性電極（第３電極層）、10は層
間絶縁膜、11は上部セルプレートを形成するポリシリコ
ンを用いた上部プレート電極（第４電極層）である。下
部プレート電極61と上部プレート電極11はメモリセル外
部において電気的に接続されている。キャパシタは下部
プレート電極61とメモリセルのソース部を形成する導電
性電極の間に形成される。
第１図ｂは本発明の他の実施例による１トランジスタ型
DRAM装置のメモリセル部の要部断面図であり、第１図ａ
に示した前記実施例との相違点は、他のメモリセル（図
示していない）のゲート電極を構成するワードライン用
ゲート電極３が層間絶縁膜10を介して、メモリセルの上
部プレート電極11を構成する第４電極層11上に配置され
ている点である。
DRAM装置のメモリセル部の要部断面図であり、第１図ａ
に示した前記実施例との相違点は、他のメモリセル（図
示していない）のゲート電極を構成するワードライン用
ゲート電極３が層間絶縁膜10を介して、メモリセルの上
部プレート電極11を構成する第４電極層11上に配置され
ている点である。
発明の効果 以上のように本発明によれば、半導体メモリ装置は蓄積
容量を極めて大きくできるばかりでなく、ソフトエラー
率及びリーク電流を抜本的に低減でき、プロセス上絶縁
薄膜の形成も容易となる。従って本発明は半導体メモリ
装置の一層の高集積化、大容量化を極めて容易に実現さ
せるという効果が得られる。
容量を極めて大きくできるばかりでなく、ソフトエラー
率及びリーク電流を抜本的に低減でき、プロセス上絶縁
薄膜の形成も容易となる。従って本発明は半導体メモリ
装置の一層の高集積化、大容量化を極めて容易に実現さ
せるという効果が得られる。
第１図a,bは本発明の実施例による半導体メモリセル部
を示す要部側断面図、第２図は従来のトレンチ構造の一
例であるFCC構造メモリセルを示す要部側断面図、第３
図は従来のスタックト構造メモリセルを示す要部側断面
図である。 １……ビットラインを形成するドレイン、２……ゲート
酸化膜、３……ワードラインを形成するゲート電極、４
……メモリセルのソース拡散部、51……メモリセルのキ
ャパシタを構成する第１の絶縁膜、52……第２の絶縁
膜、６……プレート電極、61……下部プレート電極、７
……分離用絶縁厚膜、８……基板、９……メモリセルの
ソース部を構成する導電性電極、10……層間絶縁膜、11
……上部プレート電極。
を示す要部側断面図、第２図は従来のトレンチ構造の一
例であるFCC構造メモリセルを示す要部側断面図、第３
図は従来のスタックト構造メモリセルを示す要部側断面
図である。 １……ビットラインを形成するドレイン、２……ゲート
酸化膜、３……ワードラインを形成するゲート電極、４
……メモリセルのソース拡散部、51……メモリセルのキ
ャパシタを構成する第１の絶縁膜、52……第２の絶縁
膜、６……プレート電極、61……下部プレート電極、７
……分離用絶縁厚膜、８……基板、９……メモリセルの
ソース部を構成する導電性電極、10……層間絶縁膜、11
……上部プレート電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108
Claims (2)
- 【請求項１】一導電型の半導体基板の所定の領域に形成
されたトレンチと、前記トレンチの内壁及び前記トレン
チの周辺部の前記半導体基板に形成された素子分離用絶
縁厚膜と、前記トレンチの周辺部の前記素子分離用絶縁
厚膜に隣接し、前記半導体基板表面に形成された前記半
導体基板とは反対導電型のMOSトランジスタのソース領
域と、前記ソース領域に隣接し、前記半導体基板上に形
成された前記MOSトランジスタのゲート絶縁膜と、前記
ゲート絶縁膜に隣接し、前記ソース領域と反対側の前記
半導体基板表面に形成された前記半導体基板とは反対導
電型のビットライン用ドレイン領域と、前記素子分離用
絶縁厚膜のトレンチ周辺部上及び前記ゲート絶縁膜上に
設けられたワードライン用第１電極層と、前記第１電極
層上に形成された第１の層間絶縁膜と、前記素子分離用
絶縁厚膜上及び前記第１の層間絶縁膜上に形成された下
部セルプレート用第２電極層と、前記第２電極層と前記
ソース領域の間に設けられた第２の層間絶縁膜と、前記
第２電極層上に形成されたメモリセルの下部キャパシタ
の第１の誘電体用絶縁膜と、前記下部キャパシタの第１
の誘電体用絶縁膜上に形成され前記ソース領域に電気的
にコンタクトする第３電極層と、前記第３電極層上に形
成されたメモリセルの上部キャパシタの第２の誘電体用
絶縁膜上と、前記上部キャパシタの第２の誘電体用絶縁
膜上に形成され前記第２電極層と電気的接続部を有する
上部セルプレート用第４電極層とより構成され、かつ前
記トレンチ内の隣接するメモリセルの前記第３電極層間
に前記第４電極層が挿入されていることを特徴とする１
トランジスタ型DRAM装置。 - 【請求項２】一導電型の半導体基板の所定の領域に形成
されたトレンチと、前記トレンチの内壁及び前記トレン
チの周辺部の前記半導体基板に形成された素子分離用絶
縁厚膜と、前記トレンチの周辺部の前記素子分離用絶縁
厚膜に隣接し、前記半導体基板表面に形成された前記半
導体基板とは反対導電型のMOSトランジスタのソース領
域と、前記ソース領域に隣接し、前記半導体基板上に形
成された前記MOSトランジスタのゲート絶縁膜と、前記
ゲート絶縁膜に隣接し、前記ソース領域と反対側の前記
半導体基板表面に形成された前記半導体基板とは反対導
電型のビットライン用ドレイン領域と、前記ゲート絶縁
膜上に設けられたワードライン用第１電極層と、前記第
１電極層上に形成された第１の層間絶縁膜と、前記素子
分離用絶縁厚膜上及び前記第１の層間絶縁膜上に形成さ
れた下部セルプレート用第２電極層と、前記第２電極層
と前記ソース領域の間に設けられた第２の層絶縁膜と、
前記第２電極層上に形成されたメモリセルの下部キャパ
シタの第１の誘電体用絶縁膜と、前記下部キャパシタの
第１の誘電体用絶縁膜上に形成され前記ソース領域に電
気的にコンタクトする第３電極層と、前記第３電極層上
に形成されたメモリセルの上部キャパシタの第２の誘電
体用絶縁膜上と、前記上部キャパシタの第２の誘電体用
絶縁膜上に形成され前記第２電極層と電気的接続部を有
する上部セルプレート用第４電極層と、前記第４電極層
上に第３の層間絶縁膜を介して形成された前記第１電極
層に接続したワードライン用第５電極層とより構成さ
れ、かつ前記トレンチ内の隣接するメモリセルの前記第
３電極層間に前記第４電極層が挿入されていることを特
徴とする１トランジスタ型DRAM装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61034692A JPH0746700B2 (ja) | 1986-02-18 | 1986-02-18 | １トランジスタ型ｄｒａｍ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61034692A JPH0746700B2 (ja) | 1986-02-18 | 1986-02-18 | １トランジスタ型ｄｒａｍ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62193168A JPS62193168A (ja) | 1987-08-25 |
| JPH0746700B2 true JPH0746700B2 (ja) | 1995-05-17 |
Family
ID=12421428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61034692A Expired - Lifetime JPH0746700B2 (ja) | 1986-02-18 | 1986-02-18 | １トランジスタ型ｄｒａｍ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746700B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2642364B2 (ja) * | 1987-12-03 | 1997-08-20 | 富士通株式会社 | 半導体記憶装置及びその製造方法 |
| EP0298251B1 (de) * | 1987-07-10 | 1994-08-17 | Siemens Aktiengesellschaft | Hochintegrierbare Speicherzelle und Verfahren zu ihrer Herstellung |
| JPH01154551A (ja) * | 1987-12-11 | 1989-06-16 | Oki Electric Ind Co Ltd | 半導体メモリ集積回路装置及びその製造方法 |
| JPH0294471A (ja) * | 1988-09-30 | 1990-04-05 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JPH04206962A (ja) * | 1990-11-30 | 1992-07-28 | Mitsubishi Electric Corp | 半導体装置 |
-
1986
- 1986-02-18 JP JP61034692A patent/JPH0746700B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62193168A (ja) | 1987-08-25 |
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