JPH0191530A - デジタルｐｌｌ装置 - Google Patents
デジタルｐｌｌ装置Info
- Publication number
- JPH0191530A JPH0191530A JP62248725A JP24872587A JPH0191530A JP H0191530 A JPH0191530 A JP H0191530A JP 62248725 A JP62248725 A JP 62248725A JP 24872587 A JP24872587 A JP 24872587A JP H0191530 A JPH0191530 A JP H0191530A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- counter
- phase difference
- frequency
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は、例えばデジタルオーディオテープレコーダ
等に使用されるデジタルＰＬＬ装置に関する。
等に使用されるデジタルＰＬＬ装置に関する。
〈従来の技術〉
従来、このようなデジタルＰ Ｌ Ｌ装置としては、入
力゛された信号を、その信号の最大周波数のＮ倍の周波
数の基本クロックでサンプリングし、サンプリングした
データをそのまま再生データとして出力すると共に、上
記Ｎ倍の周波数のクロックをＮ／２分周して再生クロッ
クとして出力するものがある。
力゛された信号を、その信号の最大周波数のＮ倍の周波
数の基本クロックでサンプリングし、サンプリングした
データをそのまま再生データとして出力すると共に、上
記Ｎ倍の周波数のクロックをＮ／２分周して再生クロッ
クとして出力するものがある。
〈発明が解決しようとする問題点〉
しかしながら、上記従来のデジタルＰＬＬ装置は、入力
信号の周波数が高い場合に基本クロックの周波数が高く
なりすぎるため周波数の高い入力信号に対しては適用で
きないという問題があり、また再生クロックの周波数が
基本クロックの周波数で決まるため入力信号の周波数変
化に追従できないという問題がある。
信号の周波数が高い場合に基本クロックの周波数が高く
なりすぎるため周波数の高い入力信号に対しては適用で
きないという問題があり、また再生クロックの周波数が
基本クロックの周波数で決まるため入力信号の周波数変
化に追従できないという問題がある。
そこで、この発明の目的は、基本クロックの周波数を低
くすることができ、入力信号の周波数変化に対して追従
性のよいデジタルＰＬＬ装置を提供することにある。
くすることができ、入力信号の周波数変化に対して追従
性のよいデジタルＰＬＬ装置を提供することにある。
く問題点を解決するための手段〉
上記目的を達成するため、この発明のデジタルＰＬＬ装
置は、入力データと再生クロックの位相差を基本クロッ
クの立上りで検出する第１カウンタと、上記位相差を基
本クロックの立下りで検出する第２カウンタと、上記第
１カウンタが検出した位相差と第２カウンタが検出した
位相差を加算する加算器と、上記加算器か加算した加算
結果を保持するラッチと、上記ラッチが保持した加算結
果をもとに位相位置をデコードするデコーダと、上記デ
コーダがデコードした位相位置に応じた周波数の再生ク
ロックを生成するクロック生成用カウンタと、上記クロ
ック生成用カウンタが生成した再生クロックをもとに入
力データを復調する復調回路とを備えたことを特徴とし
ている。
置は、入力データと再生クロックの位相差を基本クロッ
クの立上りで検出する第１カウンタと、上記位相差を基
本クロックの立下りで検出する第２カウンタと、上記第
１カウンタが検出した位相差と第２カウンタが検出した
位相差を加算する加算器と、上記加算器か加算した加算
結果を保持するラッチと、上記ラッチが保持した加算結
果をもとに位相位置をデコードするデコーダと、上記デ
コーダがデコードした位相位置に応じた周波数の再生ク
ロックを生成するクロック生成用カウンタと、上記クロ
ック生成用カウンタが生成した再生クロックをもとに入
力データを復調する復調回路とを備えたことを特徴とし
ている。
く作用〉
入力データと再生クロックの位相差を第１カウンタが基
本クロックの立上りで検出する一方、上記位相差を第２
カウンタが基本クロックの立下りで検出する。上記第１
カウンタが検出した位相差と第２カウンタが検出した位
相差を加算器が加算し、その加算結果をラッチが保持す
る。そして、この加算結果をもとにデコーダが位相位置
をデコードし、クロック生成用カウンタが上記デコード
された位相位置に応じた周波数の再生クロックを生成す
る。この再生クロックをもとに復調回路が入力データを
復調する。このように、基本クロックの立上りと立下り
でそれぞれ位相差を検出するので低い周波数の基本クロ
ックを用いて位相差が検出される。また、位相位置に応
じた周波数の再生クロックを生成するので入力信号の周
波数変化に対して追従性がよい。
本クロックの立上りで検出する一方、上記位相差を第２
カウンタが基本クロックの立下りで検出する。上記第１
カウンタが検出した位相差と第２カウンタが検出した位
相差を加算器が加算し、その加算結果をラッチが保持す
る。そして、この加算結果をもとにデコーダが位相位置
をデコードし、クロック生成用カウンタが上記デコード
された位相位置に応じた周波数の再生クロックを生成す
る。この再生クロックをもとに復調回路が入力データを
復調する。このように、基本クロックの立上りと立下り
でそれぞれ位相差を検出するので低い周波数の基本クロ
ックを用いて位相差が検出される。また、位相位置に応
じた周波数の再生クロックを生成するので入力信号の周
波数変化に対して追従性がよい。
〈実施例〉
以下、この発明を図示の実施例により詳細に説明する。
第１図において、ｌはＮＲＺＩ変換された入力データ（
以下、ＰＢＳＧという）を再生クロック（以下、ＰＬＬ
ＣＫという）でラッチするＤフリップフロップ（以下、
ＤＦＦという）である。上記ＤＦＦ ｌはＱ出力をＤＦ
Ｆ２に出力する一方、σ出力をカウンタ４およびカウン
タ５に出力する。上記カウンタ４およびカウンタ５はイ
ネーブル端子ＥＰ、ＥＴにそれぞれ上記ＰＢＳＧと上記
正出力が人力されＥＰ、ＥＴが共に１のときカウントア
ツプされる。
以下、ＰＢＳＧという）を再生クロック（以下、ＰＬＬ
ＣＫという）でラッチするＤフリップフロップ（以下、
ＤＦＦという）である。上記ＤＦＦ ｌはＱ出力をＤＦ
Ｆ２に出力する一方、σ出力をカウンタ４およびカウン
タ５に出力する。上記カウンタ４およびカウンタ５はイ
ネーブル端子ＥＰ、ＥＴにそれぞれ上記ＰＢＳＧと上記
正出力が人力されＥＰ、ＥＴが共に１のときカウントア
ツプされる。
また、上記カウンタ４のＣＫ端子には基本クロック（以
下、ＭＣＫという）が入力され、上記カウンタ５のＣＫ
端子には上記ＭＣＫがインバータ６で反転されて人力さ
れる。そして、ＰＢＳＧの立上りからＰＬＬＣＫの立上
りまでの間の時間（位相差）を、上記カウンタ４はＭＣ
Ｋの立上りで検出し、上記カウンタ５はＭＣＫの立下り
で検出する。
下、ＭＣＫという）が入力され、上記カウンタ５のＣＫ
端子には上記ＭＣＫがインバータ６で反転されて人力さ
れる。そして、ＰＢＳＧの立上りからＰＬＬＣＫの立上
りまでの間の時間（位相差）を、上記カウンタ４はＭＣ
Ｋの立上りで検出し、上記カウンタ５はＭＣＫの立下り
で検出する。
加算器７はカウンタ４およびカウンタ５が検出した位相
差を加算してラッチ８に出力する。ラッチ８はカウンタ
４，５がリセットされる直前の加算結果をラッチし、デ
コード回路９に出力する。上記デコード回路９はラッチ
８の出力がＯ〜５の場合は“７”を、６〜９の場合は１
８”を、Ａ−Ｆの場合はａ９”をクロック生成用カウン
タ１０に出力する。クロック生成用カウンタｌＯは上記
デコード回路９からの出力をもとにＭＣＫを分周して作
ったクロックＰＣＫをＤＦ’Ｆ ２およびＤＦＦ３に出
力する一方、インバータ１２を介してＤＦＦ １に出力
する。上記ＤＦＦ２はＤＦＦ １のＱ出力を上記ＰＣＫ
でラッチし、ＡＮＤ回路１４およびＥＸＯＲ回路１５に
出力する。このＡＮＤ回路１４はＤＦＦ １のＱ出力と
ＤＦＦ２のＱ出力をうけてリセット信号をインバータ１
６を介してカウンタ４およびカウンタ５に出力する一方
、ラッチクロックをラッチ８に出力する。一方、上記Ｅ
ＸＯＲ回路１５はＤＦＦＩのＱ出力とＤＦＦ２のＱ出力
をうけて上記ＮＲＺＩ変換されたＰＢＳＧをＮＲＺＩ変
換される前の信号に復調して上記ＤＦＦ３に出力する。
差を加算してラッチ８に出力する。ラッチ８はカウンタ
４，５がリセットされる直前の加算結果をラッチし、デ
コード回路９に出力する。上記デコード回路９はラッチ
８の出力がＯ〜５の場合は“７”を、６〜９の場合は１
８”を、Ａ−Ｆの場合はａ９”をクロック生成用カウン
タ１０に出力する。クロック生成用カウンタｌＯは上記
デコード回路９からの出力をもとにＭＣＫを分周して作
ったクロックＰＣＫをＤＦ’Ｆ ２およびＤＦＦ３に出
力する一方、インバータ１２を介してＤＦＦ １に出力
する。上記ＤＦＦ２はＤＦＦ １のＱ出力を上記ＰＣＫ
でラッチし、ＡＮＤ回路１４およびＥＸＯＲ回路１５に
出力する。このＡＮＤ回路１４はＤＦＦ １のＱ出力と
ＤＦＦ２のＱ出力をうけてリセット信号をインバータ１
６を介してカウンタ４およびカウンタ５に出力する一方
、ラッチクロックをラッチ８に出力する。一方、上記Ｅ
ＸＯＲ回路１５はＤＦＦＩのＱ出力とＤＦＦ２のＱ出力
をうけて上記ＮＲＺＩ変換されたＰＢＳＧをＮＲＺＩ変
換される前の信号に復調して上記ＤＦＦ３に出力する。
ＤＦＦ’３は上記復調信号をＰＣＫによりラッチし、Ｐ
ＬＬＣＫの立下りに同期した再生データ（ＤＥＭＣＯＤ
Ｅ）を出力する。
ＬＬＣＫの立下りに同期した再生データ（ＤＥＭＣＯＤ
Ｅ）を出力する。
第２図はこの実施例の具体的な回路図であり、第３図は
この回路の動作を説明するタイミング図である。以下、
タイミング図をもとに回路の動作を説明する。
この回路の動作を説明するタイミング図である。以下、
タイミング図をもとに回路の動作を説明する。
ＤＦＦＩはＰＬＬＣＫでＰＢＳＧをラッチしてず出力（
ζａ）をカウンタ４とカウンタ５に出力する。カウンタ
４およびカウンタ５はＰＢＳＧとＱａか共に１のときカ
ウントアツプされる。そしてカウンタ４はＰＢＳＧの立
上りからＰＬＬＣＫの立上りまでの時間（位相差）をＭ
ＣＫの立上りで検出する。このときのカウントの状態を
第３図の１６１（Ａ）で示す。一方、カウンタ５は上記
位相差をＭＣＫの立下りで検出する。このときのカウン
トの状態を第３図の１６１（Ｂ）で示す。上記カウンタ
４のカウント値とカウンタ５のカウント値は加算器７で
加算されラッチ８に出力される。ラッチ８は第３図に示
すリセット信号ＲＥＳＥＴでカウンタ４，５がリセット
される直前の加算結果をラッチしデコード回路９に出力
する。デコード回路９は上記加算結果がＯ〜５の場合は
“７“を、６〜９の場合は“８”を、Ａ−Ｆの場合“９
”をクロック生成用カウンタ１０である“１６ビの端子
ａ＝ｄのロードとして出力する。以下、第１図において
述べた如くクロック生成用カウンタ１０は上記デコード
回路９からの出力をもとにＭＣＫを分周して伴ったクロ
ックＰＣＫをＤＦＦＩ、ＤＦＦ２およびＤＦＦ３に出力
する。そして、ＮＡＮＤ回路１４ａとＮＯＴ回路１４ｂ
からなるＡＮＤ回路１４はＤＦＦＩのＱ出力とＤＦＦ２
のＱ出力をうけてリセット信号をカウンタ４とカウンタ
５に出力する一方、ラッチクロックをラッチ８に出力す
る。一方、ＥＸＯＲ回路１５はＤＦ’Ｆ １のＱ出力と
ＤＦＦ２のＱ出力をうけてＰＢＳＧを復調してＤＦＦ３
に出力し、ＤＦＦ３はこの復調信号をＰＣＫでラッチし
、ＰＬＬＣＫの立下りに周期した再生データ（ＤＥＭＣ
ＯＤＥ）を出力する。
ζａ）をカウンタ４とカウンタ５に出力する。カウンタ
４およびカウンタ５はＰＢＳＧとＱａか共に１のときカ
ウントアツプされる。そしてカウンタ４はＰＢＳＧの立
上りからＰＬＬＣＫの立上りまでの時間（位相差）をＭ
ＣＫの立上りで検出する。このときのカウントの状態を
第３図の１６１（Ａ）で示す。一方、カウンタ５は上記
位相差をＭＣＫの立下りで検出する。このときのカウン
トの状態を第３図の１６１（Ｂ）で示す。上記カウンタ
４のカウント値とカウンタ５のカウント値は加算器７で
加算されラッチ８に出力される。ラッチ８は第３図に示
すリセット信号ＲＥＳＥＴでカウンタ４，５がリセット
される直前の加算結果をラッチしデコード回路９に出力
する。デコード回路９は上記加算結果がＯ〜５の場合は
“７“を、６〜９の場合は“８”を、Ａ−Ｆの場合“９
”をクロック生成用カウンタ１０である“１６ビの端子
ａ＝ｄのロードとして出力する。以下、第１図において
述べた如くクロック生成用カウンタ１０は上記デコード
回路９からの出力をもとにＭＣＫを分周して伴ったクロ
ックＰＣＫをＤＦＦＩ、ＤＦＦ２およびＤＦＦ３に出力
する。そして、ＮＡＮＤ回路１４ａとＮＯＴ回路１４ｂ
からなるＡＮＤ回路１４はＤＦＦＩのＱ出力とＤＦＦ２
のＱ出力をうけてリセット信号をカウンタ４とカウンタ
５に出力する一方、ラッチクロックをラッチ８に出力す
る。一方、ＥＸＯＲ回路１５はＤＦ’Ｆ １のＱ出力と
ＤＦＦ２のＱ出力をうけてＰＢＳＧを復調してＤＦＦ３
に出力し、ＤＦＦ３はこの復調信号をＰＣＫでラッチし
、ＰＬＬＣＫの立下りに周期した再生データ（ＤＥＭＣ
ＯＤＥ）を出力する。
このように、ＰＢＳＧとＰＬＬＣＫとの位相差をカウン
タ４がＭＣＫの立上りで検出し、カウンタ５がＭＣＫの
立下りで検出して、上記２つの位相差を加算器７で加算
するようにしているので、ＭＣＫの周波数を従来例の１
７２と少なくすることができる。また、上記位相差に応
じた周波数のクロックＰＣＫをクロック生成用カウンタ
ｌＯで生成し、このＰＣＫをインバータ１２で反転して
再生クロック（ＰＬＬＣＫ）としているので入力信号の
周波数変化に対する追従性をよくすることができる。
タ４がＭＣＫの立上りで検出し、カウンタ５がＭＣＫの
立下りで検出して、上記２つの位相差を加算器７で加算
するようにしているので、ＭＣＫの周波数を従来例の１
７２と少なくすることができる。また、上記位相差に応
じた周波数のクロックＰＣＫをクロック生成用カウンタ
ｌＯで生成し、このＰＣＫをインバータ１２で反転して
再生クロック（ＰＬＬＣＫ）としているので入力信号の
周波数変化に対する追従性をよくすることができる。
〈発明の効果〉
以上より明らかなように、この発明のデジタルＰＬＬ装
置は、入力データと再生クロックの位相差を第１カウン
タが基本クロックの立上りで検出する一方、上記位相差
を第２カウンタが基本クロックの立下りで検出し、この
２つの位相差を加算器が加算して、その加算結果をラッ
チが保持し、上記ラッチが保゛持した加算結果をもとに
デコーダが ゛位相位置をデコードし、このデコードさ
れた位相位置に応じた周波数の再生クロックをクロック
生成用カウンタが生成するようにしているので、基本ク
ロックの周波数を低くすることができ、入力信号の周波
数変化に対する追従性をよくすることかできる。
置は、入力データと再生クロックの位相差を第１カウン
タが基本クロックの立上りで検出する一方、上記位相差
を第２カウンタが基本クロックの立下りで検出し、この
２つの位相差を加算器が加算して、その加算結果をラッ
チが保持し、上記ラッチが保゛持した加算結果をもとに
デコーダが ゛位相位置をデコードし、このデコードさ
れた位相位置に応じた周波数の再生クロックをクロック
生成用カウンタが生成するようにしているので、基本ク
ロックの周波数を低くすることができ、入力信号の周波
数変化に対する追従性をよくすることかできる。
第１図はこの発明のデジタルＰＬＬ装置の一実施例のブ
ロック図、第２図は上記実施例の回路図、第３図は上記
実施例の回路動作を説明するタイミング図である。 １．２．３・・・Ｄフリップフロップ、４．５・・・カ
ウンタ、７・・・加算器、訃・・ラッチ、９・・・デコ
ーダ、１０・・・クロック生成用カウンタ、１４・ＡＮ
Ｄ回路、１５・ＥＸＯＲ回路。 特 許 出 願 人 シャープ株式会社代 理 人
弁理士 前出 葆 ほか２名第１７ 第３７ 藺亡 −
一一り。
ロック図、第２図は上記実施例の回路図、第３図は上記
実施例の回路動作を説明するタイミング図である。 １．２．３・・・Ｄフリップフロップ、４．５・・・カ
ウンタ、７・・・加算器、訃・・ラッチ、９・・・デコ
ーダ、１０・・・クロック生成用カウンタ、１４・ＡＮ
Ｄ回路、１５・ＥＸＯＲ回路。 特 許 出 願 人 シャープ株式会社代 理 人
弁理士 前出 葆 ほか２名第１７ 第３７ 藺亡 −
一一り。
Claims (1)
- （１）入力データと再生クロックの位相差を基本クロッ
クの立上りで検出する第１カウンタと、上記位相差を基
本クロックの立下りで検出する第２カウンタと、 上記第１カウンタが検出した位相差と第２カウンタが検
出した位相差を加算する加算器と、上記加算器が加算し
た加算結果を保持するラッチと、 上記ラッチが保持した加算結果をもとに位相位置をデコ
ードするデコーダと、 上記デコーダがデコードした位相位置に応じた周波数の
再生クロックを生成するクロック生成用カウンタと、 上記クロック生成用カウンタが生成した再生クロックを
もとに入力データを復調する復調回路とを備えたことを
特徴とするデジタルＰＬＬ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62248725A JPH0191530A (ja) | 1987-10-01 | 1987-10-01 | デジタルｐｌｌ装置 |
| EP88116121A EP0310088B1 (en) | 1987-10-01 | 1988-09-29 | Digital phase-locked loop system |
| DE3855342T DE3855342T2 (de) | 1987-10-01 | 1988-09-29 | Digitale Phasenregelschleifen-Anordnung |
| US07/251,402 US4916403A (en) | 1987-10-01 | 1988-09-30 | Digital phase-locked loop system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62248725A JPH0191530A (ja) | 1987-10-01 | 1987-10-01 | デジタルｐｌｌ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0191530A true JPH0191530A (ja) | 1989-04-11 |
Family
ID=17182419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62248725A Pending JPH0191530A (ja) | 1987-10-01 | 1987-10-01 | デジタルｐｌｌ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0191530A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008246915A (ja) * | 2007-03-30 | 2008-10-16 | Takiron Co Ltd | 管更生材料の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6361963A (ja) * | 1986-09-03 | 1988-03-18 | Nec Corp | 遅延時間測定回路 |
-
1987
- 1987-10-01 JP JP62248725A patent/JPH0191530A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6361963A (ja) * | 1986-09-03 | 1988-03-18 | Nec Corp | 遅延時間測定回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008246915A (ja) * | 2007-03-30 | 2008-10-16 | Takiron Co Ltd | 管更生材料の製造方法 |
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