JPH082049B2 - デジタルオ−ディオインタ−フェ−ス復調回路における復調用クロック発生回路 - Google Patents
デジタルオ−ディオインタ−フェ−ス復調回路における復調用クロック発生回路Info
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- JPH082049B2 JPH082049B2 JP62205023A JP20502387A JPH082049B2 JP H082049 B2 JPH082049 B2 JP H082049B2 JP 62205023 A JP62205023 A JP 62205023A JP 20502387 A JP20502387 A JP 20502387A JP H082049 B2 JPH082049 B2 JP H082049B2
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- signal
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- Synchronisation In Digital Transmission Systems (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、デジタルオーディオ機器間でのデータ信号
の授受に使用されるデジタルオーディオインターフェー
ス（DAI）信号を受信し、復調するデジタルオーディオ
インターフェース復調回路における復調用クロック発生
回路に関するものである。
の授受に使用されるデジタルオーディオインターフェー
ス（DAI）信号を受信し、復調するデジタルオーディオ
インターフェース復調回路における復調用クロック発生
回路に関するものである。
CDやDATなどのデジタルオーディオ機器は互いに異な
る信号処理フォーマットが使用されている。このように
信号処理フォーマットを異にする機器間のデータ信号の
授受を可能にするために、DAI信号フォーマットが規格
により定められている。
る信号処理フォーマットが使用されている。このように
信号処理フォーマットを異にする機器間のデータ信号の
授受を可能にするために、DAI信号フォーマットが規格
により定められている。
第３図は該規格化されたDAI信号のフレームフォーマ
ットを示し、図において192個のフレームにより１ブロ
ックが形成され、各フレームは２つのサブフレームから
なる。各サブフレームのフォーマットは第４図に示すよ
うに、４タイムスロット割り当てられたプリアンブルシ
ンク信号、８タイムスロット割り当てられたサブコード
データ、16タイムスロット割り当てられたPCMオーディ
オデータ及び残りの４タイムスロットを含む、32タイム
スロットで構成される。残りのタイムスロットのＵはユ
ーザズビット、Ｃはチャンネルステータスビット、Ｐは
パリティビットであり、これらは１ブロック単位で使用
される。
ットを示し、図において192個のフレームにより１ブロ
ックが形成され、各フレームは２つのサブフレームから
なる。各サブフレームのフォーマットは第４図に示すよ
うに、４タイムスロット割り当てられたプリアンブルシ
ンク信号、８タイムスロット割り当てられたサブコード
データ、16タイムスロット割り当てられたPCMオーディ
オデータ及び残りの４タイムスロットを含む、32タイム
スロットで構成される。残りのタイムスロットのＵはユ
ーザズビット、Ｃはチャンネルステータスビット、Ｐは
パリティビットであり、これらは１ブロック単位で使用
される。
プリアンブルシンク信号としては、B,W及びＭの３種
類のパターンがあり、Ｂはブロックの始まりのch1、Ｍ
はブロックの始まりでないch1、Ｗはch2,3………のサブ
フレームの先頭に付与され、それぞれは第５図に示すよ
うなパターンとなっている。また、NRZの“1",“0"は第
６図に示すようにそれぞれT,2Tのバイフェーズパターン
で変調される。
類のパターンがあり、Ｂはブロックの始まりのch1、Ｍ
はブロックの始まりでないch1、Ｗはch2,3………のサブ
フレームの先頭に付与され、それぞれは第５図に示すよ
うなパターンとなっている。また、NRZの“1",“0"は第
６図に示すようにそれぞれT,2Tのバイフェーズパターン
で変調される。
上述のようなDAI信号を受信し、復調する回路として
は、入力された信号をサブフレーム単位で処理するた
め、各サブフレームの先頭のプリアンブルシンク信号を
検出し、該シンク信号に同期したクロック信号を発生す
るための回路を備える必要がある。
は、入力された信号をサブフレーム単位で処理するた
め、各サブフレームの先頭のプリアンブルシンク信号を
検出し、該シンク信号に同期したクロック信号を発生す
るための回路を備える必要がある。
第７図は従来の回路例を示し、図において１は第８図
（ａ）に示すようなDAI信号が入力される信号入力端子
である。該入力端子１に入力されるDAI信号はプリアン
ブルシンク近傍部分を拡大して示す第８図（ｂ）から明
らかなように、時間T,2T,3Tによる変調が行われてい
て、イクスクル−シブオア（EX−OR）ゲート２の一方の
入力に直接に、他方の入力に抵抗R1及びコンデンサC1か
らなる遅延回路３を介してそれぞれ印加される。EX−OR
ゲート２の出力Ｃには、DAI信号の反転時、すなわち立
上り及び立下り時に遅延回路３の遅延時間に相当する期
間Ｈレベルとなる第８図（ｃ）に示すようなパルスが発
生される。
（ａ）に示すようなDAI信号が入力される信号入力端子
である。該入力端子１に入力されるDAI信号はプリアン
ブルシンク近傍部分を拡大して示す第８図（ｂ）から明
らかなように、時間T,2T,3Tによる変調が行われてい
て、イクスクル−シブオア（EX−OR）ゲート２の一方の
入力に直接に、他方の入力に抵抗R1及びコンデンサC1か
らなる遅延回路３を介してそれぞれ印加される。EX−OR
ゲート２の出力Ｃには、DAI信号の反転時、すなわち立
上り及び立下り時に遅延回路３の遅延時間に相当する期
間Ｈレベルとなる第８図（ｃ）に示すようなパルスが発
生される。
EX−ORゲート２の出力Ｃはリトリガブル単安定マルチ
バイブレータ（単安定マルチ）４の入力に接続されてい
る。単安定マルチ４はその入力がＬからＨレベルに立上
るとトリガされその出力ｄが一定時間2.5Tの間Ｈレベル
となる。この一定時間2.5Tは抵抗R2及びコンデンサC2の
時定数によって設定される。単安定マルチ４の出力ｄは
単安定マルチ５の入力に接続されている。単安定マルチ
５はその入力がＬからＨレベルに立上るとトリガされそ
の出力ｅが一定時間5T以上Ｌレベルとなる。この5T以上
の一定時間は抵抗R3及びコンデンサC3の時定数により設
定される。
バイブレータ（単安定マルチ）４の入力に接続されてい
る。単安定マルチ４はその入力がＬからＨレベルに立上
るとトリガされその出力ｄが一定時間2.5Tの間Ｈレベル
となる。この一定時間2.5Tは抵抗R2及びコンデンサC2の
時定数によって設定される。単安定マルチ４の出力ｄは
単安定マルチ５の入力に接続されている。単安定マルチ
５はその入力がＬからＨレベルに立上るとトリガされそ
の出力ｅが一定時間5T以上Ｌレベルとなる。この5T以上
の一定時間は抵抗R3及びコンデンサC3の時定数により設
定される。
単安定マルチ５の出力ｅは位相比較器６の基準入力と
しての一方の入力に接続されている。位相比較器６は、
ローパスフィルタ（LPF）７、電圧制御発振器（VCO）
８、1/2分周器９及び1/32分周器10と共にフェーズロッ
クドループ（PLL）回路を構成していて、その出力がLPF
7の入力に、その可変入力としての他方の入力ｆが1/32
分周器10の出力にそれぞれ接続されている。PLL回路のV
CO8はロック状態に128FS（フレーム周波数）で発振する
ように制御され、1/2分周器９の出力に発生される64FS
の周波数の信号は、DAI信号の各タイムスロットをサン
プリングして復調するためクロックとしてクロック出力
端子11から図示しない復調部に送出される。そして位相
比較器６の可変入力には2FSの周波数の信号が入力され
る。
しての一方の入力に接続されている。位相比較器６は、
ローパスフィルタ（LPF）７、電圧制御発振器（VCO）
８、1/2分周器９及び1/32分周器10と共にフェーズロッ
クドループ（PLL）回路を構成していて、その出力がLPF
7の入力に、その可変入力としての他方の入力ｆが1/32
分周器10の出力にそれぞれ接続されている。PLL回路のV
CO8はロック状態に128FS（フレーム周波数）で発振する
ように制御され、1/2分周器９の出力に発生される64FS
の周波数の信号は、DAI信号の各タイムスロットをサン
プリングして復調するためクロックとしてクロック出力
端子11から図示しない復調部に送出される。そして位相
比較器６の可変入力には2FSの周波数の信号が入力され
る。
以上の構成において、EX−OR2の出力Ｃには、3Tの長
さのパルスが存在するときプリアンブルシンク信号の部
分でのみ、第８図（ｃ）に示すようにパルス間隔が2.5T
以上となるパルスが発生する。EX−OR2の出力Ｃに発生
されるパルスによりトリガされる単安定マルチ４は、T,
2T間隔でトリガされている間その出力ｄがＨレベルにな
っているが、2.5T期間トリガされないときにはＬレベル
となり、次のトリガで再びＨレベルとなる。従って、単
安定マルチ４は第８図（ｃ）に示すようなパルスでトリ
ガされるとその出力ｄが第８図（ｄ）に示すように変化
する。単安定マルチ５はその入力がＬからＨレベルに立
上ると、その出力ｅが一定時間5T以上Ｌレベルとなる。
これはプリアンブルシンク信号の部分に２つの3Tの区間
が存在するので、２つ目の3Tを無視するためのものであ
る。
さのパルスが存在するときプリアンブルシンク信号の部
分でのみ、第８図（ｃ）に示すようにパルス間隔が2.5T
以上となるパルスが発生する。EX−OR2の出力Ｃに発生
されるパルスによりトリガされる単安定マルチ４は、T,
2T間隔でトリガされている間その出力ｄがＨレベルにな
っているが、2.5T期間トリガされないときにはＬレベル
となり、次のトリガで再びＨレベルとなる。従って、単
安定マルチ４は第８図（ｃ）に示すようなパルスでトリ
ガされるとその出力ｄが第８図（ｄ）に示すように変化
する。単安定マルチ５はその入力がＬからＨレベルに立
上ると、その出力ｅが一定時間5T以上Ｌレベルとなる。
これはプリアンブルシンク信号の部分に２つの3Tの区間
が存在するので、２つ目の3Tを無視するためのものであ
る。
以上により、単安定マルチ５の出力ｅのＨからＬレベ
ルへの立下りエッジはプリアンブルシンク信号の出現周
期と一致し、これをくり返し周期とする基準信号が生成
されるようになる。この基準信号は位相比較器６におい
て1/32分周器10の出力ｆと位相比較され、両者の位相比
較結果によりVCO8の発振が制御されることによりPLL回
路が位相ロックされる。よって、プリアンブルシンク信
号に同期したクロックが出力端子11から出力されてDAI
信号の復調が行われるようになる。
ルへの立下りエッジはプリアンブルシンク信号の出現周
期と一致し、これをくり返し周期とする基準信号が生成
されるようになる。この基準信号は位相比較器６におい
て1/32分周器10の出力ｆと位相比較され、両者の位相比
較結果によりVCO8の発振が制御されることによりPLL回
路が位相ロックされる。よって、プリアンブルシンク信
号に同期したクロックが出力端子11から出力されてDAI
信号の復調が行われるようになる。
上述した従来の回路では、単安定マルチ４及び５の時
定数を設定するためのコンデンサを含んでいるため集積
回路化に適さず、また単安定マルチの時定数が抵抗、コ
ンデンサの値の偏差、温度変化により変化し、動作が不
安定になるなどの危険性があった。
定数を設定するためのコンデンサを含んでいるため集積
回路化に適さず、また単安定マルチの時定数が抵抗、コ
ンデンサの値の偏差、温度変化により変化し、動作が不
安定になるなどの危険性があった。
本発明は上述した従来の欠点を除去するためになされ
たもので、抵抗、コンデンサによる時定数回路を使用す
ることなくプリアンブルシンク信号の検出を可能にし、
動作の安定を図ると共に集積回路化を可能にしたデジタ
ルオーディオインターフェース復調回路における復調用
クロック発生回路を提供することを目的としている。
たもので、抵抗、コンデンサによる時定数回路を使用す
ることなくプリアンブルシンク信号の検出を可能にし、
動作の安定を図ると共に集積回路化を可能にしたデジタ
ルオーディオインターフェース復調回路における復調用
クロック発生回路を提供することを目的としている。
上記目的を達成するためなされたデジタルオーディオ
インターフェース復調回路における復調用クロック発生
回路においては、バイフェーズ変調されたデータの所定
ビット数単位で前記データとは反転間隔の異なるプリア
ンブルシンクが付加されて伝送されたデジタルオーディ
オインターフェース信号の反転間隔を検出手段がデータ
の最小反転間隔より短い周期の基準クロックを用いて計
数し、この計数した値により前記プリアンブルシンクを
検出して検出信号を出力し、この検出信号を基準入力と
してフェーズロックドループ回路に前記同期クロックを
発生させることによって、時定数回路が不要となり、動
作の安定化、集積回路化が可能になっている。
インターフェース復調回路における復調用クロック発生
回路においては、バイフェーズ変調されたデータの所定
ビット数単位で前記データとは反転間隔の異なるプリア
ンブルシンクが付加されて伝送されたデジタルオーディ
オインターフェース信号の反転間隔を検出手段がデータ
の最小反転間隔より短い周期の基準クロックを用いて計
数し、この計数した値により前記プリアンブルシンクを
検出して検出信号を出力し、この検出信号を基準入力と
してフェーズロックドループ回路に前記同期クロックを
発生させることによって、時定数回路が不要となり、動
作の安定化、集積回路化が可能になっている。
以下、本発明の一実施例を図に基づいて説明する。
第１図において、21はDATの基準クロックの周波数fM
の４倍の周波数37.632MHzのクロックが入力されるクロ
ック入力端子、22はDAI信号が入力される信号入力端
子、23はクロック入力端子21に入力されるクロックをシ
フトクロックとし、信号入力端子22に入力されるDAI信
号をシリアル入力とする２ビットシフトレジスタであ
り、これはDAI信号の遅延手段として働く。24は一方の
入力にDAI信号が、他方の入力に２ビットシフトレジス
タ23の出力Q2がそれぞれ入力されるイクスクル−シブオ
ア（EX−OR）ゲートであり、これは上記２ビットシフト
レジスタ23と共に、DAI信号の反転タイミングに同期し
た反転同期信号としてのパルスを発生する反転検出手段
を構成している。
の４倍の周波数37.632MHzのクロックが入力されるクロ
ック入力端子、22はDAI信号が入力される信号入力端
子、23はクロック入力端子21に入力されるクロックをシ
フトクロックとし、信号入力端子22に入力されるDAI信
号をシリアル入力とする２ビットシフトレジスタであ
り、これはDAI信号の遅延手段として働く。24は一方の
入力にDAI信号が、他方の入力に２ビットシフトレジス
タ23の出力Q2がそれぞれ入力されるイクスクル−シブオ
ア（EX−OR）ゲートであり、これは上記２ビットシフト
レジスタ23と共に、DAI信号の反転タイミングに同期し
た反転同期信号としてのパルスを発生する反転検出手段
を構成している。
25は第１の計数手段としての６ビットカウンタであ
り、第６ビットカウンタ25は６ビットのプリセットデー
タ入力25aと、クロック入力端子21に入力されるクロッ
クが入力されるクロック入力CKと、EX−ORゲート24の出
力が入力されるロード入力LOADと、カウンタ出力Q6とを
有する。
り、第６ビットカウンタ25は６ビットのプリセットデー
タ入力25aと、クロック入力端子21に入力されるクロッ
クが入力されるクロック入力CKと、EX−ORゲート24の出
力が入力されるロード入力LOADと、カウンタ出力Q6とを
有する。
26及び27はそれぞれＤ型フリップフロップからなりＤ
入力に共にVDDが印加されている２安定手段としてのＤ
ラッチ回路であり、Ｄラッチ回路26のクロック入力には
６ビットカウンタの出力Q6が、リセット入力ＲにはEX−
Ｒゲート24の出力がそれぞれ入力され、Ｄラッチ回路27
のクロック入力CKにはＤラッチ回路26の出力が入力さ
れるようになっている。28は第２の計数手段としての４
ビットカウンタであり、該４ビットカウンタ28はEX−OR
24の出力が入力されるクロック入力CKと、Ｄラッチ回路
27の出力Ｑが入力されるリセット入力と、カウンタ出
力Q4とを有し、カウンタ出力Q4はＤラッチ回路27のリセ
ット入力Ｒに入力される。
入力に共にVDDが印加されている２安定手段としてのＤ
ラッチ回路であり、Ｄラッチ回路26のクロック入力には
６ビットカウンタの出力Q6が、リセット入力ＲにはEX−
Ｒゲート24の出力がそれぞれ入力され、Ｄラッチ回路27
のクロック入力CKにはＤラッチ回路26の出力が入力さ
れるようになっている。28は第２の計数手段としての４
ビットカウンタであり、該４ビットカウンタ28はEX−OR
24の出力が入力されるクロック入力CKと、Ｄラッチ回路
27の出力Ｑが入力されるリセット入力と、カウンタ出
力Q4とを有し、カウンタ出力Q4はＤラッチ回路27のリセ
ット入力Ｒに入力される。
29は位相比較器であり、その基準入力にはＤラッチ回
路27の出力Ｑがインバータ30を介して入力され、可変入
力には後述する1/32分周器34の出力が入力される。
路27の出力Ｑがインバータ30を介して入力され、可変入
力には後述する1/32分周器34の出力が入力される。
31はLPF、32はVCO、33は1/2分周器、34は1/32分周
器、35はクロック出力端子であり、これらは第７図につ
いて上述したLPF7、VCO8、1/2分周器９、1/32分周器1
0、クロック出力端子11にそれぞれ対応している。
器、35はクロック出力端子であり、これらは第７図につ
いて上述したLPF7、VCO8、1/2分周器９、1/32分周器1
0、クロック出力端子11にそれぞれ対応している。
以上の構成の回路動作を回路中の各部の信号波形を示
す第２図のタイミングチャート図を参照して説明する。
す第２図のタイミングチャート図を参照して説明する。
今、クロック入力端子21及び信号入力端子22に第２図
中（ａ）及び（ｂ）でそれぞれ示すクロック及びDAI信
号が入力されると、２ビットシフトレジスタ23の出力Q2
には１クロック周期分遅延されたDAI信号が出力され、
該遅延されたDAI信号と元のDAI信号が両入力に入力され
ているEX−ORゲート24の出力には、第２図（ｃ）に示す
ようなパルスが得られる。該パルスはDAI信号のレベル
が反転する毎に１クロック周期の間Ｈレベルとなるもの
で、DAI信号の反転タイミングに同期している。
中（ａ）及び（ｂ）でそれぞれ示すクロック及びDAI信
号が入力されると、２ビットシフトレジスタ23の出力Q2
には１クロック周期分遅延されたDAI信号が出力され、
該遅延されたDAI信号と元のDAI信号が両入力に入力され
ているEX−ORゲート24の出力には、第２図（ｃ）に示す
ようなパルスが得られる。該パルスはDAI信号のレベル
が反転する毎に１クロック周期の間Ｈレベルとなるもの
で、DAI信号の反転タイミングに同期している。
６ビットカウンタ25にプリセットされる６ビットのデ
ータは、プリセットデータ入力D1〜D6がそれぞれ010010
であるとき“16"となり、EX−ORゲート24の出力がＨレ
ベルになりロード入力LOADがＬからＨレベルに立上ると
プリセットされるようになる。そして、EX−ORゲート24
の出力がＬレベルになると、６ビットカウンタ25がクロ
ック入力CKに入力されるクロックのカウントを開始し、
クロックの立上りエッジ毎に“16",“17",“18"とカウ
ントアップしていく。
ータは、プリセットデータ入力D1〜D6がそれぞれ010010
であるとき“16"となり、EX−ORゲート24の出力がＨレ
ベルになりロード入力LOADがＬからＨレベルに立上ると
プリセットされるようになる。そして、EX−ORゲート24
の出力がＬレベルになると、６ビットカウンタ25がクロ
ック入力CKに入力されるクロックのカウントを開始し、
クロックの立上りエッジ毎に“16",“17",“18"とカウ
ントアップしていく。
６ビットカウンタ25の出力ｄがＨレベルとなるのは、
EX−ORゲート24の出力Ｃに発生されるパルス間隔が2.5T
以上となりカウンタ25のカウント値が“32"に達したと
きであり、パルス間隔が2.5T以下でカウント値が“32"
に達する前にEX−ORゲート24の出力ＣがＨレベルに立上
ると、その都度６ビットカウンタ25には“16"がプリセ
ットされるので、その出力ｄがＨレベルになることがな
い。
EX−ORゲート24の出力Ｃに発生されるパルス間隔が2.5T
以上となりカウンタ25のカウント値が“32"に達したと
きであり、パルス間隔が2.5T以下でカウント値が“32"
に達する前にEX−ORゲート24の出力ＣがＨレベルに立上
ると、その都度６ビットカウンタ25には“16"がプリセ
ットされるので、その出力ｄがＨレベルになることがな
い。
６ビットカウンタ25の出力ｄが第２図（ｄ）に示すよ
うにＨレベルになると、これがＤラッチ回路26のクロッ
ク入力CKに入力され、このことによってＤラッチ回路26
はＤ入力のＨレベルを取り込み、その出力ｅが第２図
（ｅ）に示すようにＬレベルになる。その後EX−ORゲー
ト24の出力ＣがＨレベルに立上ると、これに応じてＤラ
ッチ回路26がリセットされ、その出力ｅは第２図（ｅ）
に示すように再びＨレベルになる。
うにＨレベルになると、これがＤラッチ回路26のクロッ
ク入力CKに入力され、このことによってＤラッチ回路26
はＤ入力のＨレベルを取り込み、その出力ｅが第２図
（ｅ）に示すようにＬレベルになる。その後EX−ORゲー
ト24の出力ＣがＨレベルに立上ると、これに応じてＤラ
ッチ回路26がリセットされ、その出力ｅは第２図（ｅ）
に示すように再びＨレベルになる。
Ｄラッチ回路26の出力ｅがＬからＨレベルに立上る
と、Ｄラッチ回路27はＤ入力のＨレベルを取り込み、そ
の出力ｆが第２図（ｆ）に示すようにＨレベルとなり、
これがインバータ30で反転されその出力ｈに第２図
（ｈ）に示すようにＤラッチ回路27の出力ｆを反転した
信号が現われ、これが位相比較器29の基準入力として印
加される。
と、Ｄラッチ回路27はＤ入力のＨレベルを取り込み、そ
の出力ｆが第２図（ｆ）に示すようにＨレベルとなり、
これがインバータ30で反転されその出力ｈに第２図
（ｈ）に示すようにＤラッチ回路27の出力ｆを反転した
信号が現われ、これが位相比較器29の基準入力として印
加される。
また、Ｄラッチ回路27の出力ｆがＨレベルとなると、
４ビットカウンタ28はそのクロック入力CKに入力されて
いるEX−OR回路24の出力Ｃのパルスを計数し始める。４
ビットカウンタ28がEX−OR回路24の出力Ｃのパルスを８
個計数するとその出力ｇが第２図（ｇ）に示すようにＨ
レベルとなり、これによりＤラッチ回路27がリセットさ
れその出力ｆが第２図（ｆ）に示すようにＨからＬレベ
ルに立下り、これに伴いインバータ30の出力ｈすなわち
位相比較器29の基準入力がＬからＨレベルに立上る。な
お、４ビットカウンタ28はＤラッチ回路27の出力ｆがＬ
レベルになるとリセットされその出力ｇがＬレベルに立
下る。
４ビットカウンタ28はそのクロック入力CKに入力されて
いるEX−OR回路24の出力Ｃのパルスを計数し始める。４
ビットカウンタ28がEX−OR回路24の出力Ｃのパルスを８
個計数するとその出力ｇが第２図（ｇ）に示すようにＨ
レベルとなり、これによりＤラッチ回路27がリセットさ
れその出力ｆが第２図（ｆ）に示すようにＨからＬレベ
ルに立下り、これに伴いインバータ30の出力ｈすなわち
位相比較器29の基準入力がＬからＨレベルに立上る。な
お、４ビットカウンタ28はＤラッチ回路27の出力ｆがＬ
レベルになるとリセットされその出力ｇがＬレベルに立
下る。
上述の６ビットカウンタ25にプリセットされるプリセ
ットデータは2.5Tの時間の出力ｄがＨレベルになるよう
に選ばれており、このことにより時間3Tのパルスを含む
プリアンブルシンク信号の検出が可能になる。また、４
ビットカウンタ28はプリアンブルシンク信号に含まれて
いる２個目の3Tパルスをマスキングするように働いてい
る。
ットデータは2.5Tの時間の出力ｄがＨレベルになるよう
に選ばれており、このことにより時間3Tのパルスを含む
プリアンブルシンク信号の検出が可能になる。また、４
ビットカウンタ28はプリアンブルシンク信号に含まれて
いる２個目の3Tパルスをマスキングするように働いてい
る。
上述の説明から明らかなように２ビットシフトレジス
タ23、インスクル−シブオアゲート24、６ビットカウン
タ25、Ｄ型フリップフロップ26,27、４ビットカウンタ2
8及びインバータ30は、データの最小反転間隔より短い
周期の基準クロックを用いて前記デジタルオーディオイ
ンターフェース信号の反転間隔を計数し、計数した値に
より前記プリアンブルシンクを検出して検出信号を出力
する検出手段を構成している。
タ23、インスクル−シブオアゲート24、６ビットカウン
タ25、Ｄ型フリップフロップ26,27、４ビットカウンタ2
8及びインバータ30は、データの最小反転間隔より短い
周期の基準クロックを用いて前記デジタルオーディオイ
ンターフェース信号の反転間隔を計数し、計数した値に
より前記プリアンブルシンクを検出して検出信号を出力
する検出手段を構成している。
上記位相比較器29の基準入力に入力される信号は1/32
分周器34の出力と位相比較され、該1/32分周器34の出力
とサブフレーム毎に付与されているプリアンブルシンク
信号とが位相ロックされるようになる。このことにより
VCO32の発振出力信号はプリアンブルシンク信号に同期
した信号となり、これを２分の１分周した1/2分周器33
の出力が復調用クロックとして出力端子35から出力され
る。
分周器34の出力と位相比較され、該1/32分周器34の出力
とサブフレーム毎に付与されているプリアンブルシンク
信号とが位相ロックされるようになる。このことにより
VCO32の発振出力信号はプリアンブルシンク信号に同期
した信号となり、これを２分の１分周した1/2分周器33
の出力が復調用クロックとして出力端子35から出力され
る。
上述の説明から明らかなように、位相比較器29、LPF3
1、VCO32、1/2分周器33及び1/32分周器34は、検出手段
が出力する検出信号を基準入力としてプリアンブル信号
に同期した同期クロックを発生させるフェーズロックド
ループ回路を構成している。
1、VCO32、1/2分周器33及び1/32分周器34は、検出手段
が出力する検出信号を基準入力としてプリアンブル信号
に同期した同期クロックを発生させるフェーズロックド
ループ回路を構成している。
以上説明したように本発明によれば、抵抗、コンデン
サによる時定数回路を用いず、デジタルオーディオイン
ターフェース信号の反転間隔をデータの最小反転間隔よ
り短い周期の基準クロックを用いて計数し、この計数し
た値によりプリアンブルシンクを検出して検出信号を出
力し、この検出信号を基準入力として同期クロックを発
生させることにより、全てデジタル回路により構成して
いるため、動作が確実になり、温度に対する安定度も向
上し、かつ集積回路化に適するなどの効果が得られる。
サによる時定数回路を用いず、デジタルオーディオイン
ターフェース信号の反転間隔をデータの最小反転間隔よ
り短い周期の基準クロックを用いて計数し、この計数し
た値によりプリアンブルシンクを検出して検出信号を出
力し、この検出信号を基準入力として同期クロックを発
生させることにより、全てデジタル回路により構成して
いるため、動作が確実になり、温度に対する安定度も向
上し、かつ集積回路化に適するなどの効果が得られる。
第１図は本発明による回路の一実施例を示す電気回路ブ
ロック図、 第２図は第１図中の各部の波形を示すタイミングチャー
ト図、 第３図はDAI信号のフォーマットを示す図、 第４図は第３図中のサブフレームのフォーマットを示す
図、 第５図は第３図中のブリアンブルシンク信号のパターン
を示す図、 第６図はDAI信号のバイフェーズ変調の仕方を示す図、 第７図は従来の回路例を示す電気回路ブロック図、 第８図は第７図中の各部の波形を示すタイミングチャー
ト図である。 21……クロック入力端子 22……信号入力端子 23……２ビットシフトレジスタ（検出手段） 24……イクスクル−シブオアゲート（検出手段） 25……６ビットカウンタ（検出手段） 26,27……Ｄ型フリップフロップ（検出手段） 28……４ビットカウンタ（検出手段） 30……インバータ（検出手段） 29……位相比較器（フェーズロックドループ回路） 31……LPF（フェーズロックドループ回路） 32……VCO（フェーズロックドループ回路） 33……1/2分周器（フェーズロックドループ回路） 34……1/32分周器（フェーズロックドループ回路） 35……復調用クロック出力端子
ロック図、 第２図は第１図中の各部の波形を示すタイミングチャー
ト図、 第３図はDAI信号のフォーマットを示す図、 第４図は第３図中のサブフレームのフォーマットを示す
図、 第５図は第３図中のブリアンブルシンク信号のパターン
を示す図、 第６図はDAI信号のバイフェーズ変調の仕方を示す図、 第７図は従来の回路例を示す電気回路ブロック図、 第８図は第７図中の各部の波形を示すタイミングチャー
ト図である。 21……クロック入力端子 22……信号入力端子 23……２ビットシフトレジスタ（検出手段） 24……イクスクル−シブオアゲート（検出手段） 25……６ビットカウンタ（検出手段） 26,27……Ｄ型フリップフロップ（検出手段） 28……４ビットカウンタ（検出手段） 30……インバータ（検出手段） 29……位相比較器（フェーズロックドループ回路） 31……LPF（フェーズロックドループ回路） 32……VCO（フェーズロックドループ回路） 33……1/2分周器（フェーズロックドループ回路） 34……1/32分周器（フェーズロックドループ回路） 35……復調用クロック出力端子
Claims (1)
- 【請求項１】バイフェーズ変調されたデータの所定ビッ
ト数単位で前記データとは反転間隔の異なるプリアンブ
ルシンクが付加されて伝送されたデジタルオーディオイ
ンターフェース信号に同期した同期クロックを発生させ
る復調用クロック発生回路において、 前記データの最小反転間隔より短い周期の基準クロック
を用いて前記デジタルオーディオインターフェース信号
の反転間隔を計数し、計数した値により前記プリアンブ
ルシンクを検出して検出信号を出力する検出手段と、 前記検出信号を基準入力として前記同期クロックを発生
させるフェーズロックドループ回路と よりなることを特徴とするデジタルオーディオインター
フェース復調回路における復調用クロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62205023A JPH082049B2 (ja) | 1987-08-20 | 1987-08-20 | デジタルオ−ディオインタ−フェ−ス復調回路における復調用クロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62205023A JPH082049B2 (ja) | 1987-08-20 | 1987-08-20 | デジタルオ−ディオインタ−フェ−ス復調回路における復調用クロック発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6449177A JPS6449177A (en) | 1989-02-23 |
| JPH082049B2 true JPH082049B2 (ja) | 1996-01-10 |
Family
ID=16500163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62205023A Expired - Fee Related JPH082049B2 (ja) | 1987-08-20 | 1987-08-20 | デジタルオ−ディオインタ−フェ−ス復調回路における復調用クロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH082049B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4959470B2 (ja) * | 2007-08-24 | 2012-06-20 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 光ディスク媒体及び情報記録方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59111422A (ja) * | 1982-12-17 | 1984-06-27 | Toshiba Corp | 位相同期ル−プ回路 |
-
1987
- 1987-08-20 JP JP62205023A patent/JPH082049B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6449177A (en) | 1989-02-23 |
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Legal Events
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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