JPH0646478B2

JPH0646478B2 - Ｃｄ再生装置の信号処理回路

Info

Publication number: JPH0646478B2
Application number: JP14552986A
Authority: JP
Inventors: 利行小沢; 照雄法師; 尚文長沢; 和広木村; 啓之新井
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1986-06-20
Filing date: 1986-06-20
Publication date: 1994-06-15
Anticipated expiration: 2009-06-15
Also published as: JPS632166A

Description

【発明の詳細な説明】 (イ)産業上の利用分野本発明は、ＣＤ（コンパクトディスク）再生装置の信号
処理回路に関し、特に、ＣＤから読み取られたシンボル
データをＲＡＭに記憶し、更に、記憶されたシンボルデ
ータを読み出してデインターリーブすると共にＲＡＭに
記憶されたデータ量に基いてディスクモータの回転速度
を制御する信号処理回路に関する。

(ロ)従来の技術ＣＤ方式では、ＣＩＲＣ（クロス・インターリーブ・リ
ード・ソロモン・コード）と呼ばれる誤り訂正方式が用
いられ、右チャンネルと左チャンネルの各々６サンプル
によって２４個の情報シンボル（８ビット）と８個のパ
リティシンボル（８ビット）の合計３２個のシンボルが
作成される。これらの３２シンボルに８ビットのサブコ
ードが付されこれらがＥＦＭ変調されて２４ビットのフ
ーム同期信号と共に１フレームとしてディスクに記録さ
れる。ディスクへの記録は線速度一定（ＣＬＶ）方式で
為される。

ＣＤ再生装置に於ける信号処理回路は、ディスクから読
み出されたＥＦＭ信号をデコードして８ビットのシンボ
ルを作成し、該シンボルをＲＡＭに順次記憶する動作
と、ＲＡＭに記憶されたシンボルを読み出して１フレー
ム毎にＣＩＲＣ回路によってＣ₁誤り訂正及びＣ₂誤り訂
正を行い、その訂正されたシンボルを再びＲＡＭに記憶
する動作と、訂正されたシンボルをＲＡＭから読み出し
てＤＡ変換回路に印加する動作とを行っている。

また、ＣＬＶ方式では、ディスクが線速度一定となるよ
うにディスクモータをサーボ回路によって制御してい
る。即ち、ＥＦＭ信号に基いてＰＬＬ回路で作成された
同期信号を分周回路で分周した信号と基準発振器からの
基準信号を分周回路で分周した信号との位相を比較し、
これらが一致するようにディスクモータを制御してい
る。しかし、ＥＦＭ信号のドロップアウト等によりディ
スクモータのサーボが正確でなくなるとディスクの線速
度が一定でなくなり、ＥＦＭ信号にジッタが発生する。
これらのジッタは、ある程度の範囲であればＲＡＭによ
って吸収することができるが、その範囲を越えてしまう
とジッタを吸収することができなくなる。

そこで、従来はＲＡＭのデータ蓄積量を検出し、蓄積量
に応じてＥＦＭ信号に基いて作成された同期信号を分周
する分周回路の分周比を増減するか、あるいは、基準信
号を分周する分周回路の分周比を増減することにより、
ディスクモータの制御を行っていた。これにより、ＲＡ
Ｍのジッタ吸収量を越えないようにディスクモータのサ
ーボを行うことができる。

斯上の技術は、特開昭５９−９０２６２号公報に記載さ
れている。

(ハ)発明が解決しようとする問題点しかしながら、従来は、ＲＡＭのデータ蓄積量を検出す
るためにＲＡＭのアドレスを制御するアドレスカウンタ
の書き込みアドレスを読み出しアドレスの差を演算する
ための演算回路が必要であり、素子数が増加する欠点が
ある。

(ニ)問題点を解決するための手段本発明は上述した点に鑑みて為されたものであり、ＲＡ
Ｍの書き込みアドレスを決定する第１のカウンタと、Ｒ
ＡＭの読み出しアドレスを決定する第２のカウンタと、
第２のカウンタ（又は第１のカウンタ）の内容がプリセ
ットされる第３のカウンタと、該第３のカウンタにクロ
ックパルスを印加し第１のカウンタ（又は第２のカウン
タ）と第３のカウンタの内容が一致するまでのクロック
パルス数を計数する第４のカウンタと、該第４のカウン
タの計数値に従って分周比を増減する制御信号を所定タ
イミング毎に記憶する複数のフリップフロップと、ディ
スクモータのサーボ回路を構成する分周回路の分周出力
パルスにより前記フリップフロップの出力を取り込み分
周比を決定すると共に前記フリップフロップをリセット
する分周比制御回路とを備えたものである。

(ホ)作用上述の手段によれば、第１のカウンタはＥＦＭ信号の同
期信号に基いて作成される書き込み要求パルス３２ＬＰ
によってカウントアップして書き込みアドレスを指定し
ており、第２のカウンタは水晶発振回路からの基準クロ
ックパルスによってカウントアップして読み出しアドレ
スを指定しているが、書き込みアドレスは読み出しアド
レスより所定領域（例えば“６”領域分）だけ大きくな
っている。そこで、あるタイミングに於いて発生される
プリセットパルスＰＳにより、第２のカウンタの計数値
を第３のカウンタにプリセットした後、第３のカウンタ
及び第４のカウンタにクロックパルスＣＯＭＰＣＬを印
加して計数を開始すると、正常にディスクが回転してい
れば６個のクロックパルスＣＯＭＰＣＬで第１のカウン
タと第３のカウンタの一致が検出される。即ち、一致し
たときの第４のカウンタの計数値によってディスクモー
タの回転状況が判別できるのであり、一致信号により第
４のカウンタの計数出力をサーボ回路の制御情報として
用いる。そして、所定のフレーム数毎にその制御情報を
複数のフリップフロップに記憶する。一方、サーボ回路
の分周回路の分周出力が発生したとき分周比制御回路
は、フリップフロップの出力を取り込んで、その出力状
態に応じて分周回路の分周比を決定し、更に、フリップ
フロップをリセットすることにより、最適なタイミング
間隔でディスクモータの回転を制御することができる。

(ヘ)実施例第１図は本発明の実施例を示すブロック図である。第１
のカウンタ（ＦＣＴＲＨ）(1)は、ＥＦＭ信号から複調
された１フレーム分の情報シンボル２４個とパリティシ
ンボル８個を書き込むＲＡＭ（図示せず）のアドレス領
域を指定するものであり、７ビットから構成されてい
る。また、第１のカウンタ(1)の計数入力ＣＬには、Ｅ
ＦＭ信号から１つのシンボルが取り出される毎に発生す
る書き込み要求パルス３２ＬＰを計数するカウンタ（Ｆ
ＣＴＲＬ）(2)のキャリー出力が印加されている。即
ち、第１のカウンタ(1)は、１フレーム分のシンボルを
書き込むＲＡＭの上位アドレスを指定し、カウンタ(2)
は、そのアドレス領域中に１シンボルを書き込む下位ア
ドレスを指定するものである。ここで、書き込み要求信
号３２ＬＰは、ＥＦＭ信号と同期するようにＰＬＬ回路
（図示せず）で作成された同期信号ＰＬＣＫ（４．３２
１８ＭH_z）に基いて作成されるため、ＥＦＭ信号のジッ
タにより、カウンタ(2)及び第１のカウンタ(1)の計数に
もジッタが発生する。

一方、第２のカウンタ（ＸＣＴＲ）(3)は、７ビットで
構成され、ＲＡＭに書き込まれた１フレーム分のシンボ
ルを読み出すために、その１フレーム分が記憶されたア
ドレス領域を指定する。この第２のカウンタ(3)の計数
入力ＣＬには、水晶発振回路（図示せず）で発振された
基準クロックパルスから作成されたクロックパルスφ_2M
（２．１６０９ＭM_z）を計数する４９進カウンタ（４９
ＣＴＲ）(4)に継続接続された６進カウンタ（ＴｎＳ
Ｒ）(5)のキャリー出力が印加される。即ち、１フレー
ムのシンボル信号処理するタイミングは、４９個のタイ
ミングｔ₀〜ｔ₄₈から各々成るタイミングフレームＴ₁〜
Ｔ₆で構成されており、１フレームの処理が終了すると
第２のカウンタ(3)が“１”カウントアップし、その計
数は水晶発振回路に基くため極めて正確である。

第３のカウンタ（ＣＯＭＰＣＴＲ）(6)は、７ビットの
プリセッタブルカウンタであり、第２のカウンタ(3)の
７ビット出力がプリセット入力端子に印加され、プリセ
ット制御入力Ｐには、タイミング信号Ｔ₅と各タイミン
グＴ₁〜Ｔ₆の最初のタイミングｔ₀で発生する信号ＳＩ
ＮＴが印加されたＡＮＤゲート(7)から出力されるプリ
セットパルスＰＳが印加され、更に、クロック入力ＣＬ
には、タイミング信号Ｔ₅、及び、タイミングｔ₀〜ｔ₄₈
のタイミングと同期して出力されるパルスＳＹＮＤＣＬ
が印加されたＡＮＤゲート(8)の出力パルスＣＯＭＰＣ
Ｌが印加される。第４のカウンタ（ＣＬＣＴＲ）(9)
は、第３のカウンタ(6)に印加されて計数されるクロッ
クパルスＣＯＭＰＣＬを計数する４ビットのカウンタで
あり、リセット入力ＲにプリセットパルスＰＳが印加さ
れ、クロック入力ＣＬにクロックパルスＣＯＭＰＣＬが
印加される。

ところで、第１図に示された実施例に於いては、ＲＡＭ
への書き込みアドレスとＲＡＭからの読み出しアドレス
では“６”フレーム分の差が設けられている。即ち、デ
ィスクが正常な線速度で回転している場合には、第１の
カウンタ(1)の計数値は第２のカウンタの計数値より常
に“６”だけ大きくなっている。従って、第３のカウン
タ(6)及び第４のカウンタ(9)がクロックパルスＣＯＭＰ
ＣＬを６個計数すれば第１のカウンタ(1)と第３のカウ
ンタ(6)の計数値は一致するはずであり、そのとき、第
４のカウンタ(9)の計数値は“６”のはずである。故
に、第４のカウンタ(9)の計数値が“６”を中心にどの
くらいずれがあるか否かを判定することによりディスク
モータの状況を知ることができる。そのために、第１の
カウンタ(1)の７ビット出力と第３のカウンタ(6)の７ビ
ット出力を一致検出回路(10)に印加し一致検出出力ＤＥ
Ｔを得ると共に、第４のカウンタ(9)からは計数値が
“２”〜“４”のとき“Ｈ”となる出力ＣＴ₍₊₎、計数
値が“５”〜“７”のとき“Ｈ”となる出力ＣＴ₍₀₎、
及び、計数値が“８”〜“１０”のとき“Ｈ”となる出
力ＣＴ_(-)が取り出される。

第４のカウンタ(9)からの出力ＣＴ₍₊₎、ＣＴ₍₀₎、ＣＴ
_(-)は各々、一致検出出力ＤＥＴが一端に印加されたＡ
ＮＤゲート(11)(12)(13)に印加され、ＡＮＤゲート(11)
(12)(13)の各出力は各々Ｄ−ＦＥ(14)(15)(16)の入力Ｄ
に印加される。また、Ｄ−ＦＦ(14)(15)(16)のクロック
入力ＣＬには、Ｄ−ＦＦ(14)(15)(16)の出力Ｑが各々印
加されたＮＯＲゲート(17)の出力及びクロックパルスＣ
ＯＭＰＣＬが印加されたＡＮＤゲート(18)の出力が印加
され、更にリセット入力ＲにはプリセットパルスＰＳが
印加される。従って、プリセットパルスＰＳが発生した
後は、Ｄ−ＦＦ(14)(15)(16)がリセットされるため、第
３及び第４のカウンタ(6)(9)と同時にＡＮＤゲート(18)
を介してクロックパルスＣＯＭＰＣＬがＤ−ＦＦ(14)(1
5)(16)のクロック入力ＣＬに印加され、一致検出出力Ｄ
ＥＴの発生時に第４のカウンタ(9)の計数内容に応じた
Ｄ−ＦＦ(14)(15)(16)がセットされる。

また、ＮＯＲゲート(17)の出力は、タイミングＴ₆及び
信号ＳＩＮＴが印加されたＡＮＤゲート(19)の出力Ｔ₆
ＣＬがクロック入力ＣＬに印加されたＤ−ＦＦ(20)の入
力Ｄに接続される。即ち、タイミングＴ₅に於いて、第
４のカウンタ(9)の計数値が“２”〜“１０”の範囲外
であるときにはＤ−ＦＦ(14)(15)(16)がセットされない
状態、即ち、この状態はディスクの回転が大幅にずれて
いる状態として判別され、Ｄ−ＦＦ(20)は、これを記憶
する。そして、Ｄ−ＦＦ(20)の出力Ｑは、ＲＡＭに記憶
されたシンボルがあてにならないので、ノイズの発生を
防止するためのミューティング信号ＭＵＴＥとして利用
される。一方、Ｄ−ＦＦ(14)(16)の出力Ｑは、各々Ｄ−
ＦＦ(21)(22)の入力Ｄに接続される。即ち、このＤ−Ｆ
Ｆ(21)(22)は、分周比の増減を制御する制御信号を記憶
するフリップフロップであり、制御信号の取り込みは、
１２８フレーム毎に１回行われる。そのため、第２のカ
ウンタ(3)に計数値が“０”となったことを検出する
“０”検出回路(23)が設けられ、その“０”検出出力Ｄ
ＥＴ“０”及びタイミング出力Ｔ₆ＣＬが印加されたＡ
ＮＤゲート(24)の出力Ｄ₀Ｔ₆ＣＬがＤ−ＦＦ(21)(22)の
クロック入力ＣＬに印加される。また、出力Ｄ₀Ｔ₆ＣＬ
はミューティング信号ＭＵＴＥと共にＡＮＤゲート(25)
に印加され、ＡＮＤゲート(25)の出力ＰＳ“６”は、第
１のカウンタ(1)のプリセット入力Ｐに印加されてい
る。即ち、ミューティング信号ＭＵＴＥが発生した場合
には、第２のカウンタ(3)が“０”となったとき、タイ
ミングフレームＴ₆のタイミングｔ₀に於いて、第１のカ
ウンタ(1)に“６”をプリセットすることにより、第１
のカウンタ(1)と第２のカウンタ(3)を強制的に正常な状
態に引きもどす。

更に、Ｄ−ＦＦ(21)(22)の出力、即ち、分周比を増加す
る制御信号(+)及び減少する制御信号(-)は、分周比制御
回路(26)に印加される。分周比制御回路(26)は、制御信
号(+)が入力Ｄに印加されるＤ−ＦＦ(27)と制御信号(-)
が入力Ｄに印加されるＤ−ＦＦ(28)が設けられている。
また、分周回路(29)は、ディスクモータのサーボ回路の
一部を構成しＥＦＭ信号の同期信号ＰＬＣＫを計数する
１０段のＴ−ＦＦから成り、Ｔ−ＦＦの出力がすべて
“１”となったことを検出してＤ−ＦＦ(30)をセットす
ることにより、Ｄ−ＦＦ(30)の出力ＰＬＣＫＰＤがモー
タの速度情報として得られる。また、出力ＰＬＣＫＰＤ
は、１０段のＴ−ＦＦをセットあるいはリセットするプ
リセット信号として使用されると共にＤ−ＦＦ(27)(28)
のクロック入力ＣＬに印加制御信号(+)及び(-)の取り込
み信号として使用される。Ｄ−ＦＦ(28)の出力は、分周
比を“５８７”とするためのプリセットデータ信号、Ｄ
−ＦＦ(27)の出力は、分周比を“５８９”とするための
プリセットデータ信号であり、Ｄ−ＦＦ(27)(28)が共に
セットされてなければ分周比は“５８８”となる。即
ち、分周回路(29)の出力ＰＬＣＫＰＤは、１フレーム毎
に１個のパルスとなるものであり、１フレーム毎に分周
比を決定するデータをプリセットすると共に、水晶発振
回路で作成されたクロックパルスφ_4M（４．３２１８Ｍ
H_z）を５８８分周する分周回路（図示せず）の分周出力
と位相比較され、その差によってディスクモータの速度
が制御される。更に、Ｄ−ＦＦ(27)(28)の出力は、ＯＲ
ゲート(31)を介して信号ＰＬＣＫＰＤの印加されたＡＮ
Ｄゲート(32)に印加され、ＡＮＤゲート(32)の出力Ｒ
(+)(-)はＤ−ＦＦ(21)(22)のリセット入力Ｒに接続され
る。従って、Ｄ−ＦＦ(21)あるいは(22)がセットされた
場合には、分周出力ＰＬＣＫＰＤの発生タイミングによ
り、制御信号(+)あるいは(-)がＤ−ＦＦ(27)(28)に取り
込まれると共にＡＮＤゲート(32)の出力Ｒ(+)(-)により
Ｄ−ＦＦ(21)(22)がリセットされる。

次に第２図を参照して第１図に示された動作をわかり易
く説明する。１フレームのシンボルの信号処理は、タイ
ミングＴ₁〜Ｔ₆で行われることは前述した通りであり、
この１フレーム中に１回のＲＡＭのアドレスチェックが
行われる。即ち、タイミングＴ₅のタイミングｔ₀に於い
てプリセットパルスＰＳが発生すると、第２のカウンタ
(3)の内容が第３のカウンタ(6)にプリセットされると共
に第４のカウンタ(9)及びＤ−ＦＦ(14)(15)(16)がリセ
ットされる。同じタイミングＴ₅中のシンドローム計算
のためのクロックＳＩＮＤＣＬによってクロックパルス
ＣＯＭＰＣＬが発生すると第３のカウンタ(6)及び第４
のカウンタ(9)がカウントアップする。第１のカウンタ
(1)を第３のカウンタ(6)の計数値が一致すると検出出力
ＤＥＴが出力されるが、このとき、第４のカウンタ(9)
の計数値が“５”〜“７”のときには、出力ＣＴ₍₀₎の
みが“Ｈ”であるためＡＮＤゲート(12)を介してＤ−Ｆ
Ｆ(15)にセットされ、第４のカウンタ(9)の計数値が
“２”〜“４”のときにはディスクの回転数が遅くなっ
た場合で出力ＣＴ₍₊₎が“Ｈ”となり、ＡＮＤゲート(1
1)を介してＤ−ＦＦ(14)にセットされ、一方、第４のカ
ウンタ(9)の計数値が“８”〜“１０”のときにはディ
スクの回転が早くなった場合で出力ＣＴ_(-)が“Ｈ”と
なりＡＮＤゲート(13)を介してＤ−ＦＦ(16)にセットさ
れる。更に、第４のカウンタ(9)が“２”〜“１０”以
外の計数値の場合には、出力ＣＴ₍₊₎、ＣＴ₍₀₎、ＣＴ
_(-)のいずれも“Ｈ”とならず、Ｄ−ＦＦ(14)(15)(16)
はリセット状態のままである。この場合には、ＮＯＲゲ
ート(17)の出力が“Ｈ”であり、タイミングＴ₆のタイ
ミングｔ₀に於いて発生する出力Ｔ₆ＣＬによりＤ−ＦＦ
(20)がセットされミューティング信号ＭＵＴＥが出力さ
れる。以上の動作は各フレーム毎に繰り返えされるが、
実際の分周比の制御は１２８フレームに１回である。即
ち、通常はディスクモータは水晶発振回路からの正確な
クロックパルスによってサーボがかけられているため、
回転速度が大幅にくるうことはないので、±４フレーム
程度のジッタの補正は１２８フレームに１回で十分とな
る。

そこで、第２のカウンタ(3)の計数値が“０”となった
フレームに於いて発生する“０”検出回路(23)の検出出
力ＤＥＴ“０”により、出力Ｄ₀Ｔ₆ＣＬがＤ−ＦＦ(21)
(22)に印加され、Ｄ−ＦＦ(21)(22)はＤ−ＦＦ(14)(16)
の各出力を取り込む。従って、１２８フレームの期間内
にディスクモータの回転が正常状態に回復していないと
きには、制御信号(+)あるいは(-)が発生する。また、こ
のタイミングに於いて、ミューティング信号ＭＵＴＥが
発生しているとプリセット信号ＰＳ“６”が出力され、
第１のカウンタ(1)に“６”が強制的にプリセットさ
れ、正常なアドレス状態に引きもどされる。一方、この
フレームに於いて、分周回路(29)から分周出力ＰＬＣＫ
ＰＤが出力されると、Ｄ−ＦＦ(27)(28)は制御御信号
(+)あるいは(-)を取り込む。制御信号(+)及び(-)が共に
“Ｌ”であるときにはＤ−ＦＦ(27)(28)の出力は共に
“Ｌ”であり、分周回路(29)には分周比５８８を決定す
るモータがプリセットされる。また、制御信号(+)が
“Ｈ”であるときにはＤ−ＦＦ(27)の出力が“Ｈ”とな
り分周回路(29)には分周比が５８９となるモータがプリ
セットされると共に、ＡＮＤゲート(32)の出力Ｒ(+)(-)
が発生し、Ｄ−ＦＦ(21)(22)がリセットされる。同様
に、制御信号(-)が“Ｈ”である場合には、Ｄ−ＦＦ(2
8)の出力が“Ｈ”となり分周比が５８７となると共にＤ
−ＦＦ(21)(22)がリセットされる。このように、１２８
フレームに１回の割合で分周比の制御が実行され、ディ
スクモータの微妙な制御が可能となる。

(ト)発明の効果上述の如く本発明によれば、ＲＡＭの書き込みと読み出
しの状態を検出する回路が簡単となり、集積化したとき
の素子数が減少する利点を有しており、更に、ディスク
モータのサーボ回路を微妙に制御することが可能とな
り、正確なＣＬＶサーボを得ることができる。よって、
ＣＤ再生装置の信頼性が向上するものである。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は動
作を示すタイミング図である。 (1)……第１のカウンタ、(2)……カウンタ、(3)……第
２のカウンタ、(4)……４９進カウンタ、(5)……６進カ
ウンタ、(6)……第３のカウンタ、(9)……第４のカウン
タ、(10)……一致検出回路、(14)(15)(16)……Ｄ−Ｆ
Ｆ、(20)(21)(22)……Ｄ−ＦＦ、(23)……“０”検出回
路、(26)……分周比制御回路、(29)……分周回路。

フロントページの続き (72)発明者木村和広群馬県邑楽郡大泉町大字坂田180番地東京三洋電機株式会社内 (72)発明者新井啓之群馬県邑楽郡大泉町大字坂田180番地東京三洋電機株式会社内 (56)参考文献特開昭57−164465（ＪＰ，Ａ) 特開昭60−177471（ＪＰ，Ａ) 実開昭60−12856（ＪＰ，Ｕ)

Claims

【特許請求の範囲】

【請求項１】ディスクから読み出されたＥＦＭ信号を復
調して得られたシンボルデータをＲＡＭに記憶し、該Ｒ
ＡＭからシンボルデータを読み出してデインターリーブ
すると共に、前記ＲＡＭの記憶されたデータ量に基いて
ディスクモータの回転速度を補正するＣＤ再生装置の信
号処理回路に於いて、前記ＲＡＭの書き込みアドレスを
決定する第１のカウンタと、前記ＲＡＭの読み出しアド
レスを決定する第２のカウンタと、前記第２のカウンタ
（又は第１のカウンタ）の内容がプリセットされる第３
のカウンタと、該第３のカウンタにクロックパルスを印
加して前記第１のカウンタ（又は第２のカウンタ）と第
３のカウンタの内容が一致するまでの数を計数する第４
のカウンタと、該第４のカウンタの計数値に従って分周
比を増減する制御信号を所定タイミング毎に記憶する複
数のフリップフロップと、ディスクモータのサーボ回路
を構成する分周回路の分周出力パルスにより前記フリッ
プフロップの出力を取り込み分周回路の分周比を決定す
ると共に前記フリップフロップをリセットする分周比制
御回路とを備えたことを特徴とするＣＤ再生装置の信号
処理回路。