JPH0192992A - センスアンプ回路 - Google Patents
センスアンプ回路Info
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- JPH0192992A JPH0192992A JP62250128A JP25012887A JPH0192992A JP H0192992 A JPH0192992 A JP H0192992A JP 62250128 A JP62250128 A JP 62250128A JP 25012887 A JP25012887 A JP 25012887A JP H0192992 A JPH0192992 A JP H0192992A
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/10—Modifications for increasing the maximum permissible switched voltage
- H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
- H03K17/145—Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ダイナミックＲＡＭ、スタティックＲＡＭ等
に用いられるセンスアンプ回路に関するものである。
に用いられるセンスアンプ回路に関するものである。
従来の技術
従来のラッチ型のセンスアンプ回路を第３図。
４図を用いて説明する。第３図は、従来のラッチ型セン
スアンプ回路の等価回路図であり、１，２はそれぞれ第
１Ｎ型トランジスタ（以下Ｔ１ と呼ぶ）と第２Ｎ型
トランジスタ（以下Ｔ２と呼ぶ）である。３と６はビッ
ト線対である。４は、アース線である。第３図に示す等
価回路図において、ビット線３とビット線６の電位差Δ
Ｖをセンスアンプ回路により増幅する動作を説明すると
、まず、Ｔ１とＴ２ に注目した時、ソースは、共通に
アース線に接続されているため、Ｔ１ に印加されるゲ
ート・ソース間電圧（以下ｖ９ｓ１と呼ぶ）とＴ２に印
加されるゲート・ソース間電圧（以下ｖｑｓ２と呼ぶ）
との差は、次式のようになる、ΔＶ＝ＩＶ −Ｖ
ｌ ・・・・・・・・・・・・ （１）ｇｓ
ｌ ｇｇ２ つまり、ビット線対３，６の電位差が、Ｔ１．Ｔ２に印
加されるゲート・ソース間電圧の差となり、Ｔ１．Ｔ２
に流れる電流１１ 、１２の差となる。電流１１．１２
が流れれば、これは、ビット線の電荷をアース線に放電
する放電電流であるため、ビット線３の電位ｖｂｉｔ
とビット線６の電位ｖｂｉｔは、次式に示すだけ減少す
る。
スアンプ回路の等価回路図であり、１，２はそれぞれ第
１Ｎ型トランジスタ（以下Ｔ１ と呼ぶ）と第２Ｎ型
トランジスタ（以下Ｔ２と呼ぶ）である。３と６はビッ
ト線対である。４は、アース線である。第３図に示す等
価回路図において、ビット線３とビット線６の電位差Δ
Ｖをセンスアンプ回路により増幅する動作を説明すると
、まず、Ｔ１とＴ２ に注目した時、ソースは、共通に
アース線に接続されているため、Ｔ１ に印加されるゲ
ート・ソース間電圧（以下ｖ９ｓ１と呼ぶ）とＴ２に印
加されるゲート・ソース間電圧（以下ｖｑｓ２と呼ぶ）
との差は、次式のようになる、ΔＶ＝ＩＶ −Ｖ
ｌ ・・・・・・・・・・・・ （１）ｇｓ
ｌ ｇｇ２ つまり、ビット線対３，６の電位差が、Ｔ１．Ｔ２に印
加されるゲート・ソース間電圧の差となり、Ｔ１．Ｔ２
に流れる電流１１ 、１２の差となる。電流１１．１２
が流れれば、これは、ビット線の電荷をアース線に放電
する放電電流であるため、ビット線３の電位ｖｂｉｔ
とビット線６の電位ｖｂｉｔは、次式に示すだけ減少す
る。
′″３
Δｖｂｉｔ＝□ ・・・・・・・・・・・・ （
３）（２） 、 （３）式でｔは放電時間、Ｃ３，Ｃｓ
はビット線の容量である。（１） 、 （２） 、 （
３）の関係とＷｂ□＝Ａ〜８゜。
３）（２） 、 （３）式でｔは放電時間、Ｃ３，Ｃｓ
はビット線の容量である。（１） 、 （２） 、 （
３）の関係とＷｂ□＝Ａ〜８゜。
Δｖｂｌｔ＝Δｖｇｓ１ の関係から、明らかの様に
、ビット線対３と６の電位差には正装置が、かかり、電
位差は増幅される。
、ビット線対３と６の電位差には正装置が、かかり、電
位差は増幅される。
以上の様な働きをするセンスアンプの性能を決める重要
なものの１つに、感度というものがある。
なものの１つに、感度というものがある。
これは、どの程度微少な電位差まで正しく増幅できるか
というもので、最小電位差を感度と呼んでいる。上記し
たように、ビット線対の電位差が、ＭＯＳトランジスタ
Ｔ１．Ｔ２のゲート・ソース間電圧となりトランジスタ
に流れる電流差となシ、その電流差がビット線対の電位
差を広げていくという事から、次の事が大事である。そ
れは、微少なゲート・ソース間電圧差（ｖｇｓｌとｖｇ
ｓ２の差）が正しく電流の差（１１，と１゜の差）とし
てでてくるかという事である。つまり、Ｖｑ ｓ １
＞ ｖｇ ｓ ２であれば、その差が、どんなに小さく
ても、１１） １２の関係が満足されなければならない
ということである。このことを実現するには、Ｍｏ５）
ランジスタＴ１．Ｔ２のしきい値電圧、電流駆動カーが
全く同じであるという必要がある。
というもので、最小電位差を感度と呼んでいる。上記し
たように、ビット線対の電位差が、ＭＯＳトランジスタ
Ｔ１．Ｔ２のゲート・ソース間電圧となりトランジスタ
に流れる電流差となシ、その電流差がビット線対の電位
差を広げていくという事から、次の事が大事である。そ
れは、微少なゲート・ソース間電圧差（ｖｇｓｌとｖｇ
ｓ２の差）が正しく電流の差（１１，と１゜の差）とし
てでてくるかという事である。つまり、Ｖｑ ｓ １
＞ ｖｇ ｓ ２であれば、その差が、どんなに小さく
ても、１１） １２の関係が満足されなければならない
ということである。このことを実現するには、Ｍｏ５）
ランジスタＴ１．Ｔ２のしきい値電圧、電流駆動カーが
全く同じであるという必要がある。
以上の様な事を実現するために、従来は、第３図、第４
図に示す、結線、レイアウトでセンスアンプ回路を実現
していた。ここで第４図は、実際のセンスアンプ回路の
レイアウト図である。このレイアウトを、等価回路図に
おきかえたものが第３図であるが、この図かられかるよ
うに、電流１１．１２ はウェハ面上で幾何学的に逆
方向に流れるようになる。
図に示す、結線、レイアウトでセンスアンプ回路を実現
していた。ここで第４図は、実際のセンスアンプ回路の
レイアウト図である。このレイアウトを、等価回路図に
おきかえたものが第３図であるが、この図かられかるよ
うに、電流１１．１２ はウェハ面上で幾何学的に逆
方向に流れるようになる。
第３図、第４図は、Ｎ型Ｍｏ３）ランジスタのセンスア
ンプ回路の説明をしたが、Ｐ型の方も、アース線４がＶ
ａｃ線に、Ｍｏ３）ランジスタ１゜２がＰ型ＭＯＳトラ
ンジスタ、電流方向が’ｌ’２とも逆方向になる事以外
は、すべてＮ型Ｍｏ８）ランジスタのセンスアンプ回路
と同じである。
ンプ回路の説明をしたが、Ｐ型の方も、アース線４がＶ
ａｃ線に、Ｍｏ３）ランジスタ１゜２がＰ型ＭＯＳトラ
ンジスタ、電流方向が’ｌ’２とも逆方向になる事以外
は、すべてＮ型Ｍｏ８）ランジスタのセンスアンプ回路
と同じである。
発明が解決しようとする問題点
しかしながら、第３図、第４図に示すようなセンスアン
プ回路では、ＭＯＳトランジスタＴ１ に流れる電流１
１とＴ２ に流れる電流１２の方向が逆方向であるため
、以下の問題点がある。
プ回路では、ＭＯＳトランジスタＴ１ に流れる電流１
１とＴ２ に流れる電流１２の方向が逆方向であるため
、以下の問題点がある。
まず、一般に、Ｍｏ９）ランジスタのソース・ドレイン
を形成する場合、イオンのチャネリングを防ぐため、イ
オンビームがある角度を持ってウェハーに到達するよう
になっている。したがってゲート電極とソース領域ある
いはドレイン領域の重なり量が、ソース領域とドレイン
領域で非対称になる。この傾向は、イオンビームの角度
がウェハ面に対して垂直な角度から、ずれればずれる程
、が大きくなればなるほど、顕著になってくる。この非
対称性は、他に、ソース・ドレインの形成以外に、ソー
ス・ドレインのチャンネルストップ用のイオン注入等に
よったり、注入マスクとなるゲート電極形状の非対称性
、ゲース側壁酸化膜の形状の非対称性などによっても生
じると考えられる。
を形成する場合、イオンのチャネリングを防ぐため、イ
オンビームがある角度を持ってウェハーに到達するよう
になっている。したがってゲート電極とソース領域ある
いはドレイン領域の重なり量が、ソース領域とドレイン
領域で非対称になる。この傾向は、イオンビームの角度
がウェハ面に対して垂直な角度から、ずれればずれる程
、が大きくなればなるほど、顕著になってくる。この非
対称性は、他に、ソース・ドレインの形成以外に、ソー
ス・ドレインのチャンネルストップ用のイオン注入等に
よったり、注入マスクとなるゲート電極形状の非対称性
、ゲース側壁酸化膜の形状の非対称性などによっても生
じると考えられる。
この傾向は、ゲート長、ゲート幅が、小さくなればなる
程強くなると考えられ、大規模集積回路に用いられる微
細ＭＯＳトランジスタにおいては、解決しなければなら
ない問題である。
程強くなると考えられ、大規模集積回路に用いられる微
細ＭＯＳトランジスタにおいては、解決しなければなら
ない問題である。
ところで、以上の様に、ソース・ドレインのイオン注入
量に非対称性が生ずれば、当然、電流−電圧特性にも非
対称性が生じる。つまり、同じトランジスタであっても
、流れる電流の方向によって、しきい値電圧、電流駆動
カーが違った値を持つことになる。このようになれば、
従来の技術で説明したように、図３に示すようなセンス
アンプ回路では、Ｔ、とＴ２が同じしきい値電圧、電流
駆動カーを持つように、作っても、流れる電流の方向が
逆方向であるため、電流−電圧特性の非対称性により、
例え、Ｔ１の方のゲート電圧ｖ９．１の方がＴ２の方の
ゲート電圧ｖ９，２よりも大きくても、電流駆動力−が
Ｔ１ よりもＴ２の方が大きくなっているとしたら、
放電電流もＴ２ｆ、流れる電流１２の方が、Ｔ１ を流
れる電流１１ よりも大きくなる可能性があり、ピット
線対３．６の微少な電位差は正しく増幅されず、ｖｇｓ
Ｉ を与えているビット線６の電位の方が、■９．２を
与えているビット線３の電位よりも小さくなり、センス
アンプ回路は誤動作することになる。
量に非対称性が生ずれば、当然、電流−電圧特性にも非
対称性が生じる。つまり、同じトランジスタであっても
、流れる電流の方向によって、しきい値電圧、電流駆動
カーが違った値を持つことになる。このようになれば、
従来の技術で説明したように、図３に示すようなセンス
アンプ回路では、Ｔ、とＴ２が同じしきい値電圧、電流
駆動カーを持つように、作っても、流れる電流の方向が
逆方向であるため、電流−電圧特性の非対称性により、
例え、Ｔ１の方のゲート電圧ｖ９．１の方がＴ２の方の
ゲート電圧ｖ９，２よりも大きくても、電流駆動力−が
Ｔ１ よりもＴ２の方が大きくなっているとしたら、
放電電流もＴ２ｆ、流れる電流１２の方が、Ｔ１ を流
れる電流１１ よりも大きくなる可能性があり、ピット
線対３．６の微少な電位差は正しく増幅されず、ｖｇｓ
Ｉ を与えているビット線６の電位の方が、■９．２を
与えているビット線３の電位よりも小さくなり、センス
アンプ回路は誤動作することになる。
センスアンプの感度Ｓとメモリセルからの読み出しによ
り、ビット線対３，６に生ずる電位差ΔＶとの差、Ｍ＝
Δｖ−８のＭをマージンと呼ぶがその値は、メモリセル
の高集積化による、ビット線容量の増大、セル容量の減
少に伴い、読み出し電圧ΔＶが小さくなる傾向にあるこ
とから、ますます小さくなると考えられる。そこでセン
スアンプ回路の高感度化がますます必要であるが、それ
には、センスアンプ回路のトランジスタ対Ｔ１１Ｔ２の
しきい値電圧、電流駆動率ｑｍが、電流方向も考慮して
、全く同じになるように、することが、重要である。し
かし従来のセンスアンプ回路、レイアウトでは、Ｔ１．
Ｔ２で、電流方向が逆方向であるため、ソース・ドレイ
ンの注入量の非対称による電流・電圧特性の非対称が効
いてきてセンスアンプの感度は、悪化するという問題点
がある。
り、ビット線対３，６に生ずる電位差ΔＶとの差、Ｍ＝
Δｖ−８のＭをマージンと呼ぶがその値は、メモリセル
の高集積化による、ビット線容量の増大、セル容量の減
少に伴い、読み出し電圧ΔＶが小さくなる傾向にあるこ
とから、ますます小さくなると考えられる。そこでセン
スアンプ回路の高感度化がますます必要であるが、それ
には、センスアンプ回路のトランジスタ対Ｔ１１Ｔ２の
しきい値電圧、電流駆動率ｑｍが、電流方向も考慮して
、全く同じになるように、することが、重要である。し
かし従来のセンスアンプ回路、レイアウトでは、Ｔ１．
Ｔ２で、電流方向が逆方向であるため、ソース・ドレイ
ンの注入量の非対称による電流・電圧特性の非対称が効
いてきてセンスアンプの感度は、悪化するという問題点
がある。
問題点を解決するための手段
本発明は、メモリセルに結合された第１ビット線と第１
ＭＯＳトランジスタのドレイン部を結合し、前記第１ビ
ット線と対をなす第２ピツト線と前記第１ＭＯＳトラン
ジスタのゲート部を結合し第２ＭＯＳトランジスタのド
レイン部と前記第２ビット線を結合し、前記第２ｏｏｓ
）ランジスタのゲート部と前記第１ビット線を結合し、
前記第１、第２ＭＯＳトランジスタのソース部を共通に
電源線と結合してラッチ型のセンスアンプ回路を構成す
るＮ型あるいはＰ型ＭＯＳトランジスタ対のうち、前記
第１ＭＯＳトランジスタ、第２Ｍ０Ｓトランジスタとも
、偶数個の並列接続されたＮ型あるいはＰ型ＭＯＳトラ
ンジスタで構成されているセンスアンプ回路を提供する
ものである。
ＭＯＳトランジスタのドレイン部を結合し、前記第１ビ
ット線と対をなす第２ピツト線と前記第１ＭＯＳトラン
ジスタのゲート部を結合し第２ＭＯＳトランジスタのド
レイン部と前記第２ビット線を結合し、前記第２ｏｏｓ
）ランジスタのゲート部と前記第１ビット線を結合し、
前記第１、第２ＭＯＳトランジスタのソース部を共通に
電源線と結合してラッチ型のセンスアンプ回路を構成す
るＮ型あるいはＰ型ＭＯＳトランジスタ対のうち、前記
第１ＭＯＳトランジスタ、第２Ｍ０Ｓトランジスタとも
、偶数個の並列接続されたＮ型あるいはＰ型ＭＯＳトラ
ンジスタで構成されているセンスアンプ回路を提供する
ものである。
作 用
センスアンプ回路を構成する対をなした２つのＮ型ＭＯ
Ｓトランジスタ回路のうち、第２Ｍ０Ｓトランジスタ回
路、第２ＭＯＳトランジスタ回路とも偶数段の並列接続
されたＮ型ＭＯＳトランジスタで構成することにより、
第１Ｍｏ５トランジスタ回路を構成している偶数段の並
列接続回路からアース線に流れる放電電流は、偶数段数
だけ存在する。それを、’１１＃’１□＋’１３ｍ・・
・１１ｎとする。又、第２Ｍ０８）ランジスタ回路を構
成している偶数段の並列接続回路からアース線に流れる
放電電流は、同様に、’２１＃’２２ｍ’２３＊””２
ｎとなる。ここでｎは偶数段数である。
Ｓトランジスタ回路のうち、第２Ｍ０Ｓトランジスタ回
路、第２ＭＯＳトランジスタ回路とも偶数段の並列接続
されたＮ型ＭＯＳトランジスタで構成することにより、
第１Ｍｏ５トランジスタ回路を構成している偶数段の並
列接続回路からアース線に流れる放電電流は、偶数段数
だけ存在する。それを、’１１＃’１□＋’１３ｍ・・
・１１ｎとする。又、第２Ｍ０８）ランジスタ回路を構
成している偶数段の並列接続回路からアース線に流れる
放電電流は、同様に、’２１＃’２２ｍ’２３＊””２
ｎとなる。ここでｎは偶数段数である。
例えば、ｎ ＝ ２の場合を考えると、’１１ｔ１１２
が第１ＭＯＳトランジスタ回路に流れる電流なので、ビ
ット線からアース線に流れる電流の和は、１１１＋１１
□ である。同様に、第２Ｍ０８）ランジスタ回路に流
れる電流は、１゜１ｔ’２２ なので、ビット線から
アース線に流れる電流の和は、１２１ ＋ ｉ□２であ
る０ここで・ ’１１・１１２・’２１ １２２のつ３
ハ上での幾何学的な電流方向の関係は以下のようになる
。
が第１ＭＯＳトランジスタ回路に流れる電流なので、ビ
ット線からアース線に流れる電流の和は、１１１＋１１
□ である。同様に、第２Ｍ０８）ランジスタ回路に流
れる電流は、１゜１ｔ’２２ なので、ビット線から
アース線に流れる電流の和は、１２１ ＋ ｉ□２であ
る０ここで・ ’１１・１１２・’２１ １２２のつ３
ハ上での幾何学的な電流方向の関係は以下のようになる
。
１１１と１２゜は同方向２ ・・・・・・・・・・・・
・・・ （４）１１゜と１２１は同方向 ・・・・・
・・・・・・・・・・ （６）（４） 、 （５） 、
（６）の関係から、ソースドレインの非対称性により
、電流方向により、しきい値電圧、電流駆動力ｑｍの大
きさが、非対称になっても、（１１１＋１１゜）と（’
２１”２□）の比較をした場合、１１１と’２１の非対
称性、１１２と’２２の非対称性が生じても、全体で相
殺される。
・・・ （４）１１゜と１２１は同方向 ・・・・・
・・・・・・・・・・ （６）（４） 、 （５） 、
（６）の関係から、ソースドレインの非対称性により
、電流方向により、しきい値電圧、電流駆動力ｑｍの大
きさが、非対称になっても、（１１１＋１１゜）と（’
２１”２□）の比較をした場合、１１１と’２１の非対
称性、１１２と’２２の非対称性が生じても、全体で相
殺される。
以上のように、第１Ｍｏ５トランジスタ、第２ＭＯＳト
ランジスタ回路とも偶数段の並列接続で構成すれば、ト
ランジスタ１対の非対称性は生じても、トランジスタの
偶数対で考えれば非対称性は相殺される。
ランジスタ回路とも偶数段の並列接続で構成すれば、ト
ランジスタ１対の非対称性は生じても、トランジスタの
偶数対で考えれば非対称性は相殺される。
実施例
第１図、第２図に、本発明の一実施例におけるセンスア
ンプ回路の等価回路図、およびそのレイアウト図を示す
。
ンプ回路の等価回路図、およびそのレイアウト図を示す
。
まず、第１図に示すセンスアンプ回路の等価回路図を説
明すると、１，２が並列接続された第１Ｎ型ＭＯＳトラ
ンジスタ回路。６，７が並列接続された第２Ｎ型ＭＯＳ
トランジスタ回路で、この第１．第２Ｎ型ＭＯＳ）ラン
ジスタ回路が、センスアンプ回路のトランジスタ対を構
成している。
明すると、１，２が並列接続された第１Ｎ型ＭＯＳトラ
ンジスタ回路。６，７が並列接続された第２Ｎ型ＭＯＳ
トランジスタ回路で、この第１．第２Ｎ型ＭＯＳ）ラン
ジスタ回路が、センスアンプ回路のトランジスタ対を構
成している。
又、３，６はビット線対、４はアース線である。
第２図は、第１図に示したセンスアンプの回路図を実際
に、レイアウトしたマスク図面を示したものである。１
０は、配線に用いるアルミで１１はトランジスタのゲー
ト電極に用いるポリシリコン１２は、トランジスタのソ
ース・ドレイン部と配線１ｏとのコンタクト、１３は、
活性領域である。
に、レイアウトしたマスク図面を示したものである。１
０は、配線に用いるアルミで１１はトランジスタのゲー
ト電極に用いるポリシリコン１２は、トランジスタのソ
ース・ドレイン部と配線１ｏとのコンタクト、１３は、
活性領域である。
次に、センスアンプ回路の電流を説明すると、第１図に
示すように、トランジスタ１．２，６．７（以下Ｔ１．
Ｔ２．Ｔ３．Ｔ４と呼ぶ）に流れる電流は、Ｔ１ に流
れる電流１１ とＴ３に流れる電流１３は、ウェハ上
で幾何学的に同一方向、Ｔ２に流れる電流ｉ とＴ に
流れる電流ｉ４は、同一方向である。又、トランジスタ
１．２，８．７は、すべて、同じ大きさのチャンネル長
、チャンネル幅をもつように設計されていて、製造条件
も同じである。
示すように、トランジスタ１．２，６．７（以下Ｔ１．
Ｔ２．Ｔ３．Ｔ４と呼ぶ）に流れる電流は、Ｔ１ に流
れる電流１１ とＴ３に流れる電流１３は、ウェハ上
で幾何学的に同一方向、Ｔ２に流れる電流ｉ とＴ に
流れる電流ｉ４は、同一方向である。又、トランジスタ
１．２，８．７は、すべて、同じ大きさのチャンネル長
、チャンネル幅をもつように設計されていて、製造条件
も同じである。
そこで、トランジスタ１．２，６，７の電流−電圧特性
は、ソースとドレインの非対称性つまり、ウェハ上の幾
何学的な電流方向以外では、同じ特性を示すものと考え
られる。
は、ソースとドレインの非対称性つまり、ウェハ上の幾
何学的な電流方向以外では、同じ特性を示すものと考え
られる。
次に、本実施例の効果について述べる。
第１．第２図に示す本発明の実施例においては、センス
アンプ回路のトランジスタ対の第１Ｎ型ＭＯＳトランジ
スタ回路を構成しているＴ１とＴ２に流レル電流の和（
１１＋１２）と、第２Ｎ型ＭＯＳトランジスタ回路を構
成しているＴ３とＴ４に流れる電流の和（ｉ３＋ｉ４）
に、注目した場合、１１とｉ３が同一方向の電流のため
同一特性を示す。
アンプ回路のトランジスタ対の第１Ｎ型ＭＯＳトランジ
スタ回路を構成しているＴ１とＴ２に流レル電流の和（
１１＋１２）と、第２Ｎ型ＭＯＳトランジスタ回路を構
成しているＴ３とＴ４に流れる電流の和（ｉ３＋ｉ４）
に、注目した場合、１１とｉ３が同一方向の電流のため
同一特性を示す。
又、１２と１４が同一方向の電流のため同一特性を示す
と考えられ、全体の電流−電圧特性、つまり（１１＋
ｉ。）と（１３＋１４）の電流−電圧特性は、電流方向
による非対称性が相殺され、同一特性になると考えられ
、センスアンプ回路の高感度化が可能になった。
と考えられ、全体の電流−電圧特性、つまり（１１＋
ｉ。）と（１３＋１４）の電流−電圧特性は、電流方向
による非対称性が相殺され、同一特性になると考えられ
、センスアンプ回路の高感度化が可能になった。
発明の効果
本発明によれば、ラッチ型のセンスアンプ回路を構成す
るＮ型あるいは、Ｐ型ＭＯＳトランジスタ対の、第１．
第２ＭＯＳトランジスタ回路とも偶数段の並列接続され
たＮ型、あるいは、Ｐ型ＭＯＳトランジスタで構成され
ているため、第１Ｍ０８）ランジスタ回路に流れる偶数
ケの電流と、第２ＭＯＳトランジスタ回路に流れる偶数
ケの電流とを比較した場合、第１Ｍ０８）ランジスタ回
路に流れる電流とウェハ上で幾何学に同一方向の電流が
必ず、第２ＭＯＳトランジスタ回路にも流れるため、全
体として、第１Ｍ０８）ランジスタ回路に流れる電流の
和と、第２Ｍ０Ｓトランジスタ回路に流れる電流の和と
の電流−電圧特性は、電流側々の電流方向による非対称
性が相殺されるため、同一特性になシ、結果として、セ
ンスアンプ回路の高感度化を可能にする。
るＮ型あるいは、Ｐ型ＭＯＳトランジスタ対の、第１．
第２ＭＯＳトランジスタ回路とも偶数段の並列接続され
たＮ型、あるいは、Ｐ型ＭＯＳトランジスタで構成され
ているため、第１Ｍ０８）ランジスタ回路に流れる偶数
ケの電流と、第２ＭＯＳトランジスタ回路に流れる偶数
ケの電流とを比較した場合、第１Ｍ０８）ランジスタ回
路に流れる電流とウェハ上で幾何学に同一方向の電流が
必ず、第２ＭＯＳトランジスタ回路にも流れるため、全
体として、第１Ｍ０８）ランジスタ回路に流れる電流の
和と、第２Ｍ０Ｓトランジスタ回路に流れる電流の和と
の電流−電圧特性は、電流側々の電流方向による非対称
性が相殺されるため、同一特性になシ、結果として、セ
ンスアンプ回路の高感度化を可能にする。
第１図は本発明の一実施例におけるセンスアンプ回路の
回路図、第２図は同回路のレイアウトを示すマスクパタ
ーン図、第３図は従来のセンスアンプ回路の回路図、第
４図は同回路のレイアウトを示すマスクパターン図であ
る。 １．２・・・・・・並列接続されたＭＯＳトランジスタ
、６．７・・・・・・並列接続されたＭｏ８）ランジス
タ、３．６・・・・・・ビット線対、４・・・・・・ア
ース線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 １ｏ−ＡＬ 第２図 ＋１−Ｐ５ ２−ＣＷ ｆ３−・−ｏＤ １２− ＣＷ １クー ００
回路図、第２図は同回路のレイアウトを示すマスクパタ
ーン図、第３図は従来のセンスアンプ回路の回路図、第
４図は同回路のレイアウトを示すマスクパターン図であ
る。 １．２・・・・・・並列接続されたＭＯＳトランジスタ
、６．７・・・・・・並列接続されたＭｏ８）ランジス
タ、３．６・・・・・・ビット線対、４・・・・・・ア
ース線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 １ｏ−ＡＬ 第２図 ＋１−Ｐ５ ２−ＣＷ ｆ３−・−ｏＤ １２− ＣＷ １クー ００
Claims (1)
- メモリセルに結合された第１ビット線と、第１ＭＯＳト
ランジスタのドレイン部を結合し、前記第１ビット線と
対をなす第２ビット線と前記第１ＭＯＳトランジスタの
ゲート部を結合し、第２ＭＯＳトランジスタのドレイン
部と前記第２ビット線を結合し、前記第２ＭＯＳトラン
ジスタのゲート部と前記第１ビット線を結合し、前記第
１、第２ＭＯＳトランジスタのソース部を共通に電源線
と結合してラッチ型のセンスアンプ回路を構成するＮ型
あるいはＰ型ＭＯＳトランジスタ対のうち、前記第１Ｍ
ＯＳトランジスタ、第２ＭＯＳトランジスタとも、偶数
個の並列接続されたＮ型あるいはＰ型ＭＯＳトランジス
タで構成されているセンスアンプ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62250128A JPH0192992A (ja) | 1987-10-02 | 1987-10-02 | センスアンプ回路 |
| KR1019880012837A KR910005587B1 (ko) | 1987-10-02 | 1988-09-30 | 감지증폭기회로 |
| US07/253,216 US4904888A (en) | 1987-10-02 | 1988-10-03 | Sense amplifier circuit |
| US09/945,603 USRE38647E1 (en) | 1987-10-02 | 2001-09-04 | Sense amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62250128A JPH0192992A (ja) | 1987-10-02 | 1987-10-02 | センスアンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0192992A true JPH0192992A (ja) | 1989-04-12 |
Family
ID=17203242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62250128A Pending JPH0192992A (ja) | 1987-10-02 | 1987-10-02 | センスアンプ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US4904888A (ja) |
| JP (1) | JPH0192992A (ja) |
| KR (1) | KR910005587B1 (ja) |
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| WO2011105043A1 (ja) * | 2010-02-26 | 2011-09-01 | パナソニック株式会社 | 固体撮像装置およびカメラ |
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| JP3890614B2 (ja) * | 1995-06-19 | 2007-03-07 | 富士通株式会社 | 昇圧電圧供給回路 |
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- 1987-10-02 JP JP62250128A patent/JPH0192992A/ja active Pending
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1988
- 1988-09-30 KR KR1019880012837A patent/KR910005587B1/ko not_active Expired
- 1988-10-03 US US07/253,216 patent/US4904888A/en not_active Ceased
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2001
- 2001-09-04 US US09/945,603 patent/USRE38647E1/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| USRE38647E1 (en) | 2004-11-09 |
| KR890007292A (ko) | 1989-06-19 |
| KR910005587B1 (ko) | 1991-07-31 |
| US4904888A (en) | 1990-02-27 |
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