JPH0193127A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造装置に関し、特に詳細には半
導体ウェーハ上にスクライブラインを形成する方法に関
する。

〔従来技術〕

半導体チップを製造する際、半導体ウェーハ上に半導体
素子に対応する回路パターンを複数形成し、その後、こ
れら形成された個々のパターンに対応する半導体チップ
に分離するため、半導体つニームをスクライビングする
か又はグイシングしている。このように半導体ウェーハ
を個々の半導体素子に分離するためには、半導体ウェー
ハ上にいわゆるスクライブラインが形成されている必要
がある。この様なスクライブラインを形成する方法とし
て、スクライブライン形成用レチクルをショット露光を
する方法が提案されています。

この方法では、回路素子パターンが形成された半導体ウ
ェーハの全面にフォトレジストを塗布し、これをスクラ
イブライン形成用レチクルを以ってステップ−バイ−ス
テップに各回路素子チップをショット露光し、その後、
フォトレジストを現像し、エツチングし、スクライブラ
インを形成していた。この方法を第４図及び第５図を用
いて説明する。

第４図は従来のスクライブライン形成の露光方法を示し
、第５図は従来のスクライブラインの形成プロセスを示
す。半導体ウェーハの全面にフォトレジストを塗布し、
位置合せマーク用レチクルを用いて露光現像後、次にス
クライブライン形成用レチクルを使用して回路素子パタ
ーンを第４（ａ）図に示すようにショット露光し、次に
フォトレジストを現像、除去することなく、第４（ｂ）
図に示すように先に形成した位置合せ用マークを利用し
て次の回路素子パターンの位置にスクライブライン用レ
チクルを移動しショット露光する。

このようにして、次々とショット露光して第４（ｃ）図
に示すように半導体ウェーハ全面に露光を行う。次にフ
ォトレジストを現像し、プラズマエツチング法等により
エツチングし、スクライブラインを形成していた。この
ときの半導体ウェーハ及びプロセスの状態を第５図に示
す。第５図（ａ）は、半導体ウェーハ１０上にフォトレ
ジスト１１を全面に塗布し、このフォトレジストに対し
、アライメントマーク用レチクルをもって露光後、スク
ライブライン形成用レチクルを以って、ショット露光し
た状態を示し、これは、第４（ａ）図の断面Ａ−Ａに対
応している。ここで、レチクルのパターン１３が無い部
分では、ショット露光による光にフォトレジストが晒さ
れ斜線部１４に示す部分が感光される。次に、スクライ
ブライン形成用レチクルを第４（ｂ）図に示すような隣
接する次の回路素子パターンの位置に移動し、先のスク
ライブライン形成の際形成した位置合せ用マークを利用
して位置合せし、更にショット露光をした状態を第５（
ｂ）図に示す。この第５（ｂ）図では、斜線部１４Ａで
示す部分のフォトレジストが感光され、スクライブライ
ン形成用レチクル１２Ａのパターン１３Ａの無い部分を
通して、先に露光した部分１４に重なるようにして感光
される。このように感光部分を重ねることにより、スク
ライブラインの幅を調節することができる。ここで、露
光する部分の幅を８０ミクロンメータとし、１０ミクロ
ンメータだけ重ねると、第５（ｂ）図に示すように１５
０ミクロンメータのスクライブラインに相当する部分が
感光される。ウェーハ全面の露光が完了した後、半導体
ウェーハを現像し、エツチングすることにより、第５（
Ｃ）図に示すようなスクライブラインを形成していた。

〔本発明の解決すべき問題点〕

先に説明した従来の方法では、第５（Ｃ）図に示すよう
に、形成されたスクライブラインの底部が平坦であり、
その為、スクライビング、ブレーキングの前に行うブレ
ードによる線引きの際、そのブレードを案内するにはそ
、の深さが十分でなく、また、ブレードの刃の欠けを生
じ易い。その線引きが不十分となり、またブレードが欠
けることにより、スクライビングや、ブレーキングの際
、半導体ウェーハの周辺部でチッピングが生じ易く、製
品歩留を低下させていた。また、スクライブラインがウ
ェーハチャックの装置チャック部跡に重なる場合が生じ
る時でもスクライビングラインを装置チャック部跡から
避けることが出来ず、スクライビングの際、その場所で
チッピングが生じ、これも製品の歩留を下げていた。

本発明は、以上の従来の製造方法の問題点を解決し、よ
り高い製品歩留を達成することの出来る半導体の製造方
法を提供することを目的とする。

〔問題点を解決するための手段〕

本発明に従う半導体装置の製造方法、特に半導体ウェー
ハにスクライブラインを形成する方法は、半導体ウェー
ハ上に複数の回路パターンを形成した後、この回路パタ
ーンをその上に有する半導体チップに分離するためのス
クライブラインを形成する半導体装置の製造方法におい
て、位置合わせ用マークをウェーハの各回路パターンノ
各チップ上に形成するために位置合せ用マークレチクル
を用いて露光し現像し、現像により形成された位置合わ
せ用マークを利用して、半導体ウェーハのパターン形成
面をスクライブライン形成用レチクルで市松模様状にシ
ョット露光し、現像後にエツチングし、第１のスクライ
ブライン及び位置合せ用マークを形成する第１スクライ
ブライン形成工程と、第１のスクライブライン形成工程
で形成した位置合わせ用マークを利用して、第１スクラ
イブライン形成工程でショット露光した部分の残りの半
導体ウェーハ形成面上をスクライブライン形成用レチク
ルでショット露光し、現像後エツチングして、第１スク
ライブライン形成工程で形成した第スクライブラインに
重ねて第２のスクライブラインを形成し、スクライブラ
イン内に深溝を形成する第２スクライブライン形成工程
とを含むことを特徴とする。

〔作用〕

本発明に従う半導体製造方法では、上記のような工程を
実施することにより、スクライブライン内に深溝を形成
でき、このより深溝を線引き用ブレードの案内溝とし、
て使用することにより、線引きを確実に行ない、この深
溝によりブレーキングを容易にし、ウェーハ周辺部での
チッピングの発生を防止する。

〔実施例〕

以下、図面を参照しつつ本発明に従う実施例を詳細に説
明していく。なお、図面の説明において同一の要素には
同一の符号を付し、重複する説明を省略する。

第１図は本発明に従う実施例の半導体装置の製造方法の
工程を示し、第２図は第１図に示した工程に対応して、
半導体ウェーハ上にどのようにスクライブラインが形成
されるかを示す。この第２図は、第３図に示すＢ−Ｂ断
面に対応し、第５図と同様に回路素子パターンにつ、い
ては本発明と直接関係がないので、図面上では示してい
ない。

以下、第１図に示す工程にしたがって、実施例を説明し
ていく。

本発明の半導体装置の製造方法は、大別して、アライメ
ントマーク（位置合わせ用のマーク）を形成し、第３（
ａ）図に示すようなパターン１の形態でショット露光し
て第１のスクラ・イブラインを形成し、エツチングによ
りアライメントマークと第１のスクライブラインを形成
工程群Ａと、集積回路素子を形成する工程群Ｂと、 第１のスクライブライン形成工程で形成したスクライブ
ラインに重ねて、第３（ｂ）図に示すようなパターン２
の形態でスクライブラインを形成する第２のスクライブ
ライン形成工程群Ｃとより構成される。そして、スクラ
イブライン形成後、スクライビングにより半導体ウェー
ハを各チップ素子に分離する工程りを実施する。

更に詳細には、上記工程群Ａは、半導体ウェーへのパタ
ーン形成面の全面にフォトレジスト１１Ｃ（第２（ａ）
図）を塗布しく工程１に対応）、その後、集積回路素子
パターンの各チップごとに位置合わせ用アライメントマ
ーク１９（第２図に示す）を形成するためアライメント
マーク形成用レチクルでステップ−バイ−ステップに半
導体ウェーへのパターン形成面をショット露光して各回
路素子チップ内にアライメントマークに対応する部分を
感光しアライメントマークを形成しく工程２に対応）、
その後、現像（工程３に対応）する。そのアライメント
マーク形成の状態を第３（ａ）図のＢ−Ｂ断面として、
第２（ａ）図に示す。ここで、第２（ａ）図はアライメ
ントマークを形成するための露光し現像した状態を示す
。

次に、この形成されたアライメントマーク１９Ａを利用
して、第１のスクライブラインを形成する。

現像により形成されたアライメントマーク１９Ａを利用
してスクライブライン形成用レチクルを位置決めしつつ
、第３（ａ）図に示すように市松模様状に半導体ウェー
ハ上をショット露光しく工程４に対応）、その後、現像
しく工程３Ａに対応）、更にＡｒイオンを用いたイオン
シリング等によりエツチングしく工程５に対応）、その
のちフォトレジストを除去する（工程６に対応）。

このフォトレジストの除去はアセトン等の有機溶剤で行
なう。これにより、第３（ａ）図に示すような第１のス
クライブラインを形成する。この第１のスクライブライ
ンが形成されていく状態を第２（ｂ）及び（ｃ）図に示
す。

この第２（ｂ）及び（Ｃ）図では、アライメントマーク
１９Ａを利用して第１のスクライブライン形成用マスク
１２Ｃを位置決めし、ショット露光することにより、パ
ターン１３Ｃが形成されていない部分を透過した光によ
り第１スクライブラインクに対応する部分１５が感光さ
れる。その後、現像、エツチングすることにより、第１
のスクライブライン１５Ａを形成する。

次に、集積回路素子をウェーハ上の各チップに形成する
（工程群Ｂ）。この形成工程は本発明と直接関係がない
ので詳細な説明は省略する。

次に、第２のスクライブラインを形成する工程群Ｃにつ
いて説明する。

前に説明した第１スクライブライン・アライメントの形
成工程と同様に、半導体ウェーハ全体にフォトレジスト
を塗布しく工程ＩＡに対応）、次に、前に形成したアラ
イメントマークを利用してレチクルを位置決め、しつつ
、第３（ｂ）図に示すように市松模様状にスクライブラ
イン形成用レチクルを用いて半導体ウェーハ上をショッ
ト露光しく工程７に対応）、その後、現像しく工程３Ａ
に対応）、その後、スクライブライン上膜をエツチング
しく工程５Ａに対応）、更に第２のスクライブラインを
エツチングにより形成しレジストを除去する（工程５Ｂ
及び６Ａに対応）。これにより、第３（ｃ）図に示すよ
うな第２のスクライブラインを形成する。この第２のス
クライブラインの形成状態を第２（ｄ）及び（ｅ）図に
示す。

この第２（ｄ）及び（ｅ）図では、先のアライメントマ
ーク１９及び第１のスクライブラインを形成した半導体
ウェーハ１０上に集積回路素子を形成したのちフォトレ
ジスト１１Ｄを塗布し、アライメントマーク１９を利用
して第２のスクライブライン形成用マスク１２Ｄを位置
決めし、ショット露光することにより、パターン１３Ｄ
が形成されていない部分を透過した光により第２スクラ
イブラインに対応する部分１６が感光される。その後、
現像、エツチングすることにより、第２のスクライブラ
イン２５を形成するここで、フォトレジストの塗布、現
像、及びフォトレジストの除去の方法は、先に説明した
工程群Ａの場合と同じであるので、詳細な説明は省略す
る。

ここで、第２（ｄ）図及び第２（ｅ）図に示すように、
第１のスクライブライン１５Ａと第２のスクライブライ
ン１６Ａとは互いに重なり合い、例えば１０ミクロンメ
ータ程度、その重なり合った部分では第１のスクライブ
ラインの深さに第２のスクライブラインの深さの深溝１
７が形成され、この深溝は第３（ｃ）図に示す太い実線
部分に形成される。例えば第１のスクライブライン１５
Ａの深さを１５００オングストローム、第２のスクライ
ブライン１６Ａの深さを１５００オングストローム、第
１及び第２のスクライブラインの重なり幅を１０ミクロ
ンメータ、第１及び第２のスクライブラインの幅を８０
ミクロンメータとすると、深溝１７は、幅１０ミクロン
メータ、深さ３０００オングストロームとなり、スクラ
イブの際のブレードのよる線引きの案内溝とすることが
できる。そして先に説明したように、この深溝は、半導
体ウェーハ全体に形成でき、スクライビング及びブレー
キング際のチッピングの発生及び半導体ウェーハの周辺
骨での欠けを有効に防止できる。

このようなスクライブラインの形成に際しては、一般に
、形成されるべきスクライブラインの溝幅は半導体ウェ
ーハチャック装置のチャック位置に依存し、また、深溝
の溝幅及び深さはスクライビング及びダイシングの際に
使用する刃の形状に関係している。

先に説明した本発明の製造方法では、これらの溝幅及び
深さは、それぞれ、第１及び第２のスクライブラインの
重なり程度を変えることにより、例えば、上記具体例で
は、スクライブラインが８０ミクロンメータから１６０
ミクロンメータまで変更可能であり、また、これに対応
して、深い溝の幅は、０ミクロンメータから８０ミクロ
ンメータまで変更可能である。この様に用に変更可能で
あるので、装置チャック部跡を避けて、スクライブライ
ンを形成することが可能となる。

また、露光装置のブラインド設定により、溝幅０ミクロ
ンメータ以下のスクライブラインを形成することも可能
である。

更に、スクライブライン用レチクル製造次にスクライブ
ライン用のパターンを大きめにとり（例えば、２００ミ
クロン程度）、露光時に露光装置のブラインド設定によ
り、スクライブライン溝幅を選択し、ステップピッチの
設定によりスクライブラインの深溝幅を選択することも
できる。

本発明は上記の実施例に限定されるものではなく、種々
の変形が可能である。例えば、エツチングの方法におい
て、ＲＩＥの如きドライエツチングや、ウェットエツチ
ングであってもよいし、また、フォトレジストの除去に
おいて、プラズマエツチング法を利用してもよい。

〔発明の効果〕

以上、詳細に説明した通り本発明によれば、半導体ウェ
ーハ全面に深溝を有するスクライブラインを形成できる
ので、その深溝を案内溝として利用しスクライビング、
のブレードによる線引きが完全に且つ、確実に行え、更
に、ブレーキングの際に半導体ウェーハ周辺部において
の欠は及びチッピングの発生が防止される。それにより
、本発明の方法を使用することにより、高い製品歩留を
達成できる。

【図面の簡単な説明】

第１図は本発明に従う実施例の工程説明図、第２図は第
１図に示す工程にしたがって、半導体ウェーハ上にスク
ライブラインを形成する際の処理状態を説明する図、 第３図は本発明の製造方法において使用する露光方法の
説明図、 第４図は従来の方法によるシヨ・ソト露光の方法説明図
、及び、 第５図は従来の方法によりスクライブラインの形成方法
を説明する図である。 Ａ・・・アライメントマーク及び第１のスクライブライ
ンを形成する工程群、 Ｂ・・・第２のスクライブラインを形成する工程群。 特許出願人　　住友電気工業株式会社 代理人弁理士　　　長谷用　　芳　　樹間　　　　　　
　　　寺　　　崎　　　史　　　朗従来Ｃ り方法の露光方法 第４図 従来の方法によるウェーハの処理状態 第５図 手続補正書 昭和６２年１１月６日 １　事件の表示 昭和６２年特許願第２５１４１０号 ２　発明の名称 半導体装置の製造方法 ３　補正をする者 事件との関係　゛特許出願人 （２１３）　　住友電気工業株式会社 ４　代　理　人　（郵便番号　１０１　）東京都千代田
区岩本町三丁目５番地２号フォアサイトビル４階 明細書の「発明の詳細な説明」の欄 ６　補正の内容 （１）　　明細書第１１頁第５行の「イオンシリング」
を「イオンミリング」と訂正する。 （２）　　明細書第１５頁第８行の「用に」を「任意に
溝幅が」と訂正する。 （３）　　明細書第１５頁第１２行の「０ミクロン」を
ｒ８０ミクロン」と訂正する。 （４）　　明細書第１５頁第１４行の「製造法」を製造
時」と訂正する。 （５）　　明細書第１５頁第１７行の「により、」を「
により」と訂正する。 以　　上 −つＣ

Claims (1)

1. 【特許請求の範囲】 　半導体ウェーハ上に複数の回路パターンを形成した後
   、この回路パターンをその上に有する半導体チップに分
   離するためのスクライブラインを形成する半導体装置の
   製造方法において、 位置合わせ用マークをウェーハの各回路パターンの各チ
   ップ上に形成するために位置合せ用マークレチクルを用
   いて露光し現像し、現像により形成された位置合わせ用
   マークを利用して、前記半導体ウェーハのパターン形成
   面をスクライブライン形成用レチクルで市松模様状にシ
   ョット露光し現像後にエッチングし、第１のスクライブ
   ライン及び位置合せ用マークを形成する第１スクライブ
   ライン形成工程と、 前記第１のスクライブライン形成工程で形成した位置合
   わせ用マークを利用して、前記第１スクライブライン形
   成工程でショット露光した部分の残りの半導体ウェーハ
   形成面上をスクライブライン形成用レチクルでショット
   露光し、現像後エッチングして、前記第１スクライブラ
   イン形成工程で形成した第スクライブラインに重ねて第
   ２のスクライブラインを形成し、スクライブライン内に
   深溝を形成する第２スクライブライン形成工程とを含む
   ことを特徴とする半導体装置の製造方法。