JPH0193214A - クロック再生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はディジタルデータに同期するクロック再生装置
に関するものである。

従来の技術 ディジタル・データ信号の反転情報からそのデータ信号
のもつデータビットに同期したクロックを再生するため
、フェイズ・ロックド・ループ（以降ＰＬＬと称す）回
路を構成してデータ信号の反転毎に電圧制御発振器の出
力信号の位相が同期する様に制御ループを閉じ、データ
信号の反転が入力されない時は制御ループを開いてもル
ープが閉じている時の発振周波数を維持させておく。

そのため電圧制御発振器の制御電圧入力をコンデンサー
等を使ってホールドするが、電圧制御発振器の入力バイ
アス電流やコンデンサーのリーク電流によりコンデンサ
のチャージが抜けて、次にデータ信号の反転が入っても
ループがロック出来ない発振周波数となってしまう。そ
のため、このコンデンサに微小な充電電流を常に加える
手段を設けてチャージの抜けを防ぐ必要があった０以下
図面を参照しながら上記したような従来のクロック再生
装置について説明する。

第３図において、１は入力したデータ信号の立上シエッ
ジと立下シエッジを検出して、データ信号の反転の直後
に細いパルスを出力するエツジ検出器、２はエツジ検出
器１の出力を入力してデータの最小反転周期よシ短いパ
ルス（パルス幅Ｔ１）を出力するモノマルチバイブレー
タ、４は電圧制御発振器１ｏのクロック出力を反転する
インバータ、６は電圧制御発振器１０の出力とモノマル
チパイプレーク２の出力とを入力するＡＮＤゲート、６
はインバータ４の出力とモノマルチバイブレータ２の出
力を入力するＮＡＮＤゲート、７．８はＡＮＤゲート５
．ＮＡＮＤゲートθの出力をそれぞれ入力してモノマル
チバイブレータ２の出力で３ステート制御する３ステー
トバッファであシ、３は電圧制御発振器４．ＡＮＤゲー
ト５　、ＮＡＮＤゲート６．３ステートバッフ１７，８
で構成される、位相比較器である。９は前記３ステート
バッフ１７，８の出力を入力して高周波成分を取除くロ
ーパスフィルタであり、３ステートバッファ７゜８の出
力を直列に入力する２つの同一の抵抗値をもつ抵抗器（
Ｒ，とＲ２）とその２つの抵抗器の直列出力２つを、回
路グラウンドに接続した１ケのコンデンサ（０）の他方
の端子に接続する構成をもつ。

１１はローパスフィルタ９のコンデンサに微小な充電電
流を与えるバイアス回路で、第３図の一例では３本の抵
抗（Ｒ５＋　Ｒ４＋　Ｒ５）　　で構成され、出力イン
ピーダンスはＲ，、Ｒ２よシ充分大きな値をもたせた構
成をとる。１０はローパスフィルタ９の出力とバイアス
回路１１の出力を一本に接続して入力し、入力電圧に比
例した周波数のクロックを出力する電圧制御発振器であ
る。

以上のように構成されたクロック再生装置において、第
４図に示すタイミングチャートを参照しながら説明する
。

ａはデータ信号入力であり、データ信号をエツジ検出器
１に入力してｂに示す波形のエラジノ（ルスをつくる。

このエツジパルスｂを入力してデータ信号の最小反転周
期（Ｔｍｉｎ）より短い幅（Ｔ１）のパルスｃｉエツジ
パルスｂの直後に出力スル。

パルスＣと電圧制御発振器１０の出力クロックパルスｄ
とをムＮＤゲート６に入力し、かつパルスＧとクロック
パルスｄをインバータ４で反転した信号をＮＡＮＤゲー
ト６に入力し、続いてＡＮＤゲート５の出力を３ステー
トバツフ１了に、またＮＡＮＤゲート６の出力を３ステ
ートバッファ８にそれぞれ入力して、Ｃの波形がローレ
ベルのときは３ステートバッフ１７．８の出力はハイイ
ンピーダンス状態にし、またＣの波形がハイレベルのと
きはｃ−ｄの波形の信号ｅを３ステートバッファ７が出
力し、ｃ−ｔｌの波形の信号ｆを３ステートバッファ８
が出力する。Ｃが７・イレペルの期間のａ−ｅｌとｃ−
ｄの２字形の電圧信号をそれぞれ抵抗器Ｒ７とＲ２に入
力後、コンデンサＣで平滑化した後、バイアス電圧回路
１１においてＲ，、Ｒ４で電源電圧（＋Ｖｃｃ　）を分
圧し、Ｒ，、Ｒ２より太きい抵抗値のＲ５を通して加算
することによって、コンデンサＣのチャージ抜けを防ぐ
。このようにして第４図の波形１が作られる。さらにこ
のコンデンサＣの両端の電圧信号を電圧制御発振器１゜
に入力して入力電圧に比例した周波数をもつクロックを
出力する。

データ信号の反転周期が変化すると前述の２字形の電圧
信号のハイレベル区間とローレベル区間のパルス幅が不
均等になシ第４図の波形１の直流レベルが変化し、Ｃの
波形のハイレベル区間の真中にクロックｄの立下シエッ
ジが近づく方向に電圧制御発振器１０の発振周波数が制
御されて、クロックｄの位相がデータ信号の反転に同期
する。

また、データ信号の反転がなくなってもバイアス回路１
１からの微小なチャージ電流により、位相ロック時の制
御電圧（＋Ｖｃｃ　／２　）に保つことができる。

発明が解決しようとする問題点 しかしながら、上記のような構成では、コンデンサＣの
リーク電流と電圧制御発振器１０の入力バイアス電流を
打ち消すためにバイアス回路が必要で、抵抗器の数も多
く必要である。また、バイアス回路による注入電流を少
なくすると、ループの引込応答は速くできるが、コンデ
ンサ０の保持電圧の低下防止能力が不充分となるため、
ループが位相ロックできない周波数まで低下してしまう
ことになるという問題点を有していた。

本発明は上記欠点に鑑み、バイアス回路が無くても制御
電圧を位相ロック時の中心電圧に維持できるクロック再
生装置を提供するものである。

問題点を解決するための手段 上記問題点を解決するために、本発明のクロック再生装
置は、ディジタルデータ信号を入力してエツジに同期し
たパルスを出力するエツジパルス発生手段と、エツジパ
ルス発生手段の出力を入力してディジタルデータ信号の
最小反転周期よシ短い幅をもつパルスを発生する第１の
パルス発生手段と、エツジパルス発生手段の出力パルス
を入力してパルス入力が無くなる期間がディジタルデー
タ信号の最大反転周期を超えるとハイレベル出力を出し
、再度パルス入力が入力されるとローレベル出力になる
第２のパルス発生手段とを備え、第１のパルス発生手段
の出力と電圧制御発振器のクロック出力とを入力するム
ＮＤゲートと、第１のパルス発生手段の出力と電圧制御
発振器のクロック出力をインバータで反転した信号とを
入力するＮＡＮＤゲートと、第１ならびに第２のパルス
発生手段の出力を入力するＯＲゲートと、ＯＲゲートの
出力でＡＮＤゲートの出力信号とＮＡＮＤゲートの出力
信号を夫々遮断してかつハイ・インピーダンス状態を出
力する２つの３ステートバツフ１とで構成する位相比較
器と２つの３ステートバツフ１の出力を入力して、不要
な高周波成分の除去し、さらに２つの３ステートバツフ
１が同時にハイ・インピーダンス状態を出力している時
に出力電圧を維持するローパスフィルタ回路とを備え、
このローパスフィルタ回路の出力電圧信号を電圧制御発
振器に入力して入力電圧に比例した周波数をもつクロッ
クを出力する構成となっている。

作用 本発明は上記の構成によって、データ信号の反転が所定
の長さ続いた後、第２のパルス発生手段の出力がハイレ
ベルとなシ、位相比較器３０２つの出力に相反転関係に
ある出力が出され、再度データの反転が入力されるまで
ローパスフィルタ内のコンデンサに上下均等な充放電電
流を加えることになシ、コンデンサの両端電圧は位相ロ
ック時の中心電圧に維持される。

実施例 以下本発明の一実施例のクロック再生装置について、図
面を参照しながら説明する。

第１図は本発明の一実施例のクロック再生装置の構成を
、第２図は第１図に示すクロック再生装置の各部の波形
を示す図である。

第１図において、１はデータ信号を入力してその立上シ
並びに立下シェッジを検出するエツジ検出器で、第３図
で示したエツジ検出器１と同じものである。１２はエツ
ジ゛検出器１のエツジパルス出力を入力して、Ｔ１幅の
パルスを出方するシングルシタット型のマルチバイブレ
ータであり、第３図のモノマルチバイブレータ２と同じ
構成のものである。１７はエツジ検出器１の出力を入力
して、データ信号の最長反転周期（Ｔｍａｘ）　より長
い期間エツジ検出器１の出力パルスが無い場合が連続し
た後にローからハイレベルとなる出力を出すリドリガー
型のマルチバイブレータである。１８はモノマルチバイ
ブレータ１７の出力を入力するインバータ、１６はモノ
マルチバイブレータ１２゜１７の出力の各出力を入力す
るＯＲゲート、１７は電圧制御発振器１０の出力とイン
バータ１８の出力を入力するＥＸ（エクスクル−シブ）
−ＯＲゲート、６はＯＲゲート１６の出力と電圧制御発
振器１ｏの出力を入力するムＮＤゲート、６はＸ　Ｘ−
ＯＩｎ’　−ト１９ノ出力とＯＲゲ−）１６（７）出力
を入力するＮＡＮＤゲート、７，８はそれぞれＡＮＤゲ
ート５の出力、ＮＡＮＤゲート６の出力を入力してＯＲ
ゲート１６の出力で入力通過またはハイインピーダンス
状態を出力する３ステートバッファである。

９は同一の抵抗値をもつ２の抵抗器Ｒ１とＲ２１ケのコ
ンデンサ０で構成されるローパスフィルタ（ＬＰＦ）で
、第３図に示した従来例と同一構成のものである。ロー
パスフィルタの２つの入力には３ステートバッフ１７，
８の出力をそれぞれ抵抗器Ｒ，，Ｒ２に直列に入力する
。１０はローパスフィルタ９の出力を電圧制御入力とす
る電圧制御発振器１ｏで第３図で示した従来例と同一の
ものである。

以上のように構成されたクロック再生装置において、前
述の従来例で示した第４図と同様にデータ信号ａ＝ｉエ
ツジ検出器１に入力して、第２図すに示す、エツジパル
スｂをつくシ、第１及び第２のパルス発生手段であるモ
ノマルチバイブレータ１２．１７に入力して、モノマル
チバイブレータ１２でτｗｉｎよシ短い幅（Ｔ１）のパ
ルスｃｉつくる°。同時にモノマルチバイブレータ１７
は第２図にｋに示すようにパルスｂがＴｍａｘ以上にわ
たって発生しないとき最後にパルスｂが発生してＴ　２
　（Ｔ　２）Ｔｍａｘ）時間後に出力がハイレベルに立
上シ、その後再度パルスｂが発生した直後に出力をロー
レベルに戻すという波形を出力する。第２図の波形Ｃが
ハイレベルの区間は、第３図で示した従来例と同様に動
作し、２つの３ステートバッフ１７，８の出力は第２図
波形ｅ、ｆに示す様にＺ形の波形となってローパスフィ
ルタ９の平滑出力は同図の波形ｉのように＋Ｖｃｃ／２
の電圧出力となって電圧制御発振器１０の出力クロック
ｄは同図波形Ｃの位相ロック状態となる。

同図に示す時刻ｔ。以降ので２期間では波形Ｃがローレ
ベルに降下した後、２つの３ステートバッファ７．８は
ハイ・インピーダンス出力状態となって、ローパスフィ
ルタ９内のコンデンサｃは保持状態となる。しかし、コ
ンデンサＣのリーク電流と電圧制御発振器１ｏの入力バ
イアス電流のためゆっくシ放電してゆき、第２図の波形
ｉに示される様にｔ７時刻にはローパスフィルタ９の出
力電圧は低下する。さらにｔ。点から７２秒後のｔ４点
で３ステートバッファ７．８がスルー状態となシ、３ス
テートバツフ７７．８の出力に相反転関係にある出力信
号を、第２図の波形ｅ、ｆのｔ、からｔ２区間に示すよ
うに電圧制御発振器１ｏのクロック出力波形に同期した
波形で出力する。ローパスフィルタ９にはこの相反転関
係にある信号がＲＩＩＲ２を通して＋Ｖｃｃ／２に分圧
され、コンデンサＣのチャージｆ　＋　ＶＯＯ／　２に
復帰させることになり、第２図の波形ｉのｔ、からｔ２
区間に示すように、ローパスフィルタ９の出力電圧は位
相ロック時の中心電圧となって電圧制御発振器１ｏの発
振周波数は位相ロック時の中心周波数に復帰させられる
。続いてｔ２時刻に再度データ信号の反転が入力されて
、１ｏ時刻以前と同様に位相ロック状態を持続する。

発明の効果 以上のように本発明は第２のパルス発生手段でデータ信
号の無反転区間がある長さ以上連続したことを検出して
、位相比較器の２つの出力に電圧制御発振器の出力波形
を相反転関係にある波形で出力し、ローパスフィルタ内
の保持用コンデンサのチャージを位相ロックレンジ内の
中心値に復帰させることによって、再度データ信号の反
転が入力された時に再度位相ロック状態を保ち続けるこ
とができる。

また、従来例に比ベローバスフィルタを構成する抵抗器
とコンデンサの数が少なく、ローパスフィルタと電圧制
御発振器以外はディジタル回路で実現できるので、外付
部品の少ない１テツプＩＣ化が容易であるという特徴を
有している。

【図面の簡単な説明】

第１図は本発明の一実施例におけるクロック再生装置の
構成を示すブロック図、第２図は第１図に示す各部の信
号波形図、第３図は従来のクロック再生装置のブロック
図、第４図は第３図における各部の波形図である。 １・・・・・・エツジ検出器、３・・団・位相比較器、
４゜１８・・・・・・インバータ、６・・・・・・ＡＮ
Ｄゲート、６・・・・・・ＮＡＮＤゲー１’、７．８・
川・・３ステートバッファ、９・・・・・・ローパスフ
ィルタ、１ｏ・川・・電圧制御発振器、１１・・・・・
・バイアス回路、１２・・川・シングルショット型のモ
ノマルチバイブレータ、１５・・・・・位相比較器、１
６・・川・ＯＲゲート、１７・・・・・・リドリガー型
モノマルチバイブレータ、１９・・・・・・ＥＸ−ＯＲ
ゲート。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名−Ｉ
ｂ ミ〕　　　　　　　　　縁 ＾　　＾　　門　　　　＾　　へ　　へ　　　へ　　　
７凶　　ぎ　−８８ミ　！　已　８　セ

Claims (2)

【特許請求の範囲】
1. （１）ディジタルデータ信号を入力してエッジに同期し
   たパルスを出力するエッジパルス発生手段と、前記エッ
   ジパルス発生手段の出力を入力してディジタルデータ信
   号の最小反転周期より短い幅をもつパルスを発生する第
   １のパルス発生手段と、前記エッジパルス発生手段の出
   力パルスを入力してパルス入力が無くなる期間がディジ
   タルデータ信号の最大反転周期を超えるとハイレベル出
   力を出し、再度パルス入力が入力されるとローレベル出
   力になる第２のパルス発生手段とを備え、前記第１のパ
   ルス発生手段の出力と電圧制御発振器のクロック出力と
   を入力するＡＮＤゲートと、前記第１のパルス発生手段
   の出力と前記電圧制御発振器のクロック出力をインバー
   タで反転した信号とを入力するＮＡＮＤゲートと、前記
   第１ならびに第２のパルス発生手段の出力を入力するＯ
   Ｒゲートと、前記ＯＲゲートの出力で前記ＡＮＤゲート
   の出力信号と前記ＮＡＮＤゲートの出力信号を夫々遮断
   してかつハイ・インピーダンス状態を出力する２つの３
   ステートバッファとで構成する位相比較器と、前記２つ
   の３ステートバッファの出力を入力して、不要な高周波
   成分の除去し、さらに前記２つの３ステートバッファが
   同時にハイ・インピーダンス状態を出力している時に出
   力電圧を維持するローパスフィルタ回路とを備え、この
   ローパスフィルタ回路の出力電圧信号を前記電圧制御発
   振器に入力して入力電圧に比例した周波数をもつクロッ
   クを出力することを特徴とするクロック再生装置。
2. （２）ローパスフィルタ回路は、ＡＮＤゲート並びにＮ
   ＡＮＤゲートの出力に夫々直列に同一の抵抗値の抵抗器
   を１個ずつ接続し、この２個の抵抗器の他方の端子間を
   接続し、この接続点と接地間に接続されたコンデンサの
   両端電圧を出力信号とするフィルタ回路で構成されるこ
   とを特徴とする特許請求の範囲第１項記載のクロック再
   生装置。