JPH0193228A - マルチフレーム同期回路用試験回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、マルチフレーム同期回路用試験回路に関し
、更に詳細には、交換機に人力する伝送路監視情報を転
送するディジタル伝送インタフェースにおけるマルチフ
レーム同期回路の正常性を試験する回路に関するもので
ある。

（従来の技術） 従来、この種の回路としては「Ｄ７０形自動交換機［Ｉ
］ハードウェア（１）」財団法人電気通信共済会、昭和
５８年２月　１日、　ｐ、３２ｏ〜ｐ、３６４　、　ｒ
Ｄ７０形自動交換機［ＩＩ　］ハードウェア（２）」財
団法人電気通信共済会、昭和５８年２月　１日、　ｐ、
３２０〜ｐ、３２９に開示されるものがある。第３図に
従来の回路の一構成例を示し、以下にその説明を行なう
。

先ず、第３図の回路で使用される、伝送系で検出された
回線監視情報を転送するためのディジタル多重インタフ
ェー、スフレームフォーマットの一例を第４図と第５図
により説明する。第４図は８Ｍハイウェイフォーマット
を、第５図は２Ｍハイウェイフォーマットをそれぞれ示
している。これらの図中、記号１１Ｇは回線設定の単位
（Ｈａｎｄｌｉｎｇｇｒｏｕｐ）を示し、各ＨＧには１
ビツトの信号ビットが割り当てられている。各ＨＧの信
号ビットは、マルチフレームをとっており、８フレーム
でマルチフレームを構成している。マルチフレーム同期
用ビットＦは平常時８フレームごとに当該ビット位置で
“０”と“１”を繰り返すパターンであり、ＩＩＧ間は
非同期である。Ｖフレームは“１”のバイオレーション
である。また、＊は対装置警報で“０”が正常、“１”
が異常である。異常送出条件は１１人力断、２．ＦＳＯ
である。伝送端局より交換機側に向う方向を上りとする
。

上り方向の回線に障害が発生すると伝送端局でこれを検
出し、Ｆビット（第１フレーム）を“１”に固定して交
換機に通知する。このように転送された監視情報をＴＮ
Ｒと呼ぶ。

下り伝送路に障害が発生すると対になっている上り伝送
路を通して監視情報を転送する。この情報はマルチフレ
ームの第８フレームに定義されたビットを用いて転送さ
れるもので、これをＴＮＲ２と呼ぶ。ＴＮＲ２は正常時
に“１”、異常時に“０”である。

次に第３図の回路構成及び動作について述べる。第３図
の回路はＴＮＲとＴＮＲ２を検出する回路の正常性を試
験するものであり、受信ハイウェイインタフェース（Ｈ
ＷＩＦＲ）　１１　、受信部１２、送信部１３及び送信
ハイウェイインタフェース（ＨＷＩＦＳ）　１４から構
成されている。

受信ハイウェイインタフェース（ＨＷＩＦＲ）１１は２
Ｍハイウェイ４本を受信し、位相同期をとった後８Ｍハ
イウェイに多重化している。その多重剤を第６図に示す
。一方、送信ハイウェイインタフェース（ＨＷＩＦＳ）
　１４は８Ｍハイウェイを２Ｍハイウェイ４本に分離し
ている。その分離側を同じく第６図に示す。受信ハイウ
ェイインタフェース（Ｈ［ＦＲ）１１で多重化された８
Ｍハイウェイの各タイムスロット（以下ＴＳと省略する
場合がある）には第５図のＴＳＯ（ＨＧ１〜５収容）が
収容されている。

但し第６図の２Ｍｌｌ１ｌＯのＴＳＯは自己折返し用タ
イムスロットとして定義しており、後述のＴＮＲＩ、２
検出回路１２−５の正常性を試験するための専用のタイ
ムスロットとしてイ吏用する。

受信部１２はセレクタ（ＳＥＬＡ）　１２−１．　（Ｓ
ＥＬＢ）　１２−２と、これらセレクタへの選択信号発
生部（ＴＩＭＡ）１２−３．　　（ＴＩＭＢ）１２−４
と、ＴＮＲＩ、２検出回路１２−５から成る。ＴＮＲＩ
、２検出回路Ｉ２−５はセレクタ（ＳＥＬＡ）　＋２−
１の出力の各）ＩＧのＴＮＲＩ、ＴＮＲ２を検出する回
路である。

送信部１３はメモリ１３−１とＭＦパターン挿入回路１
３−２から成る。メモリ１３−１は各ＨＧにつき８フレ
一ム分の容量があり、第１フレームから第８フレームま
で任意のデータが設定でき、マルチフレームに同期して
読み出され、ＭＰパターン挿入回路１３−２で第１フレ
ーム（Ｆビット）にマルチフレーム同期用ビット（“０
”、“１”の交番）を挿入する。

ＭＦパターン挿入回路１３−２の出力は送信ハイウェイ
インタフェース（ＨＷＩＦＳ）　１４に接続されており
、−方受信部１３に対してはＴＮＲＩ、２検出回路１２
−５の正常性を試験する為自己折返しルート１５を介し
て接続されている。

セレクタ（ＳＥＬＡ）　１２−１は自己折返し用ＴＳの
位置で入力１を選択し、それ以外のＴＳでは人力０を選
択するように選択信号発生部（ＴＩＭＡ）　１２−３に
よって制御されている。

ＴＮＲ１検出の回路の正常性を試験する場合、セレクタ
（ＳＥＬＢ）　１２−２が入力１．入力信号論理“１”
を選択する様に選択信号発生部（ＴＩＭＢ）　１２−４
によって制御され、自己折返し用ＴＳが論理“１”固定
となり、ＴＮＲＩ、２検出回路１２−５でＴＮＲｌを検
出する。以上の動作でＴＮＲ１検出の回路の正常性を試
験できる。

ＴＮＲ２検出の回路の正常性を試験する場合、自己折返
し用ＴＳの位置でセレクタ（ＳＥＬＢ）　１２−２は人
力０を選択する様に選択信号発生部（ＴＩＭＢ）　１２
−４によって制御されている。自己折返し用ＴＳのＨＧ
にＴＮ１１２を示す論理“０”を設定する為、メモリ１
３−１の該当アドレス（第８フレームが収容されている
１１Ｇ）に論理“０”を書込む。以上の動作でＴＮＲＩ
、２検出回路は自己折返し用ＴＳのＨＧ位置でＴＮＲ２
を検出し、ＴＮＲ２検出の回路の正常性を試験できる。

（発明が解決しようとする問題点） しかしながら、上記のＴＮＲＩ　、ＴＮＲ２検出の回路
の正常性を試験する回路構成では、自己折返し用にＩＴ
Ｓを使用しており、かつＴＮＲ２を設定する為にメモリ
が必要である。このように従来の回路により、ＴＮＲＩ
、ＴＮＲ２検出の回路を試験する方法では、多重化ハイ
ウェイ上に定義されたＩＴＳを専有し、メモリを含むハ
ード量が多くなりかつ複雑なタイミング制御が必要とな
るという問題点があった。

この発明は、以上述べた自己折返し用ＴＳとＴＮＲ２の
設定にメモリを使用せずに、ハード量が少なく、しかも
多重化ハイウェイ上に試験専用のＴＳを必要としない優
れたマルチフレーム同期回路用試験回路を提供すること
を目的とする。

（問題点を解決するための手段） 本発明は、ディジタル伝送インターフェースにおけるマ
ルチフレーム同期回路の正常性を試験するマルチフレー
ム同期回路用試験回路を対象とし、前記従来技術の問題
点を解決するため、上り方向及び下り方向の回線監視情
報であるＴＮＲ１及びＴＮＲ２の正常動作を確認する擬
正常試験を行う為の試験用ビットを割り当て、擬正常試
験のビットタイミング位置で擬正常試験用のマルチフレ
ームパターンを挿入する第１の回路と、正規のマルチフ
レームパターンを発生する第２の回路と、該第２の回路
の出力パターンと、ＴＮＲ１擬正常で論理“１”となる
信号との条件で、前記擬正常試験用のマルチフレームパ
ターンにＴＮＲ１エラーを設定する為の第１のゲートと
、前記第２の回路でＴＮＲ２の収容されるフレームの位
置で論理“１”となる信号と。

ＴＮＲ２擬正常で論理“１”となる信号との条件で、Ｔ
ＮＲ２エラーを設定する第２のゲートを設けたものであ
る。

（作用） 本発明では、各技術手段は次のように作用する。ＴＮＲ
１擬正常設定時には、第１のゲートの働きにより、第２
の回路の出力パターンとＴＮＲ１擬正常で論理“１”と
なる信号との条件で、第１の回路が挿入する擬正常試験
用のマルチフレームパターンにＴＮＲ１エラーを設定す
る。一方、ＴＮＲ２ＮＲ２時には、第２のゲートの働き
により、第２の回路でＴＮＲ２の収容されるフレームの
位置で論理“１”となる信号とＴＮＲ２擬正常で論理“
１”となる信号との条件で、ＴＮＲ２エラーを設定する
。そしてＴＮＲＩ、ＴＮＲ２検出の回路によりエラーを
検出することにより、試験が実行される。したがって、
ＴＮＲ２を設定するためのメモリは不要となり、また多
重化ハイウェイ上に専用タイムスロットを使用する必要
がなくなり、面記従来技術の問題点が解決される。

（実施例） 第１図はこの発明の実施例を示す回路図で、ハイウェイ
多重部（ＭＩＸ）　　１と、選択回路（ＳＥＬ）　２と
、ＭＰ同同期パター先発生部３、ゲート（＋）４と、ゲ
ート（２）５と、ＡＮＤ回路６と、ＴＮＲ１擬正常設定
部（ＲＩＴＳＴ）　７と、ＴＮＲ２擬正常設定部（Ｒ２
ＴＳＴ）８と、ＴＮＲＩ、２検出回路９から構成される
。

ハイウェイ多重部（ＭＩＸ）　　１は第４図に示すフォ
ーマットの８Ｍハイウェイ８本を収容し、１１Ｇ１〜１
１Ｇ２０をハイウェイ毎に多重する。多重後のフォーマ
ットを第２図に示す。第２図に示すフォーマットの各＋
１ＷのｂｉＬｏ〜ｂｉｔ、ｌＩは予備ビットである。１
（Ｗ７のｂｉＬ８は、擬正常試験用ビットとして使用す
る。

Ｍｌｉ同期パターン発生部３は、マルチフレームが８フ
レームで構成され、第１フレームがマルチフレーム毎に
“０″と“１”交番であり、第２フレームから第８フレ
ームは“１”固定のパターンを発生し、ゲート（１）４
に出力している。また、該発生部３からはＴＮＲ２が割
り当てられている第８フレームの１フレ一ム間パルス論
理“１”　（タイミングパルスＴＩ）をゲート（２）５
に出力している。

ＴＮＲｌ、２検出回路９は、ハイウェイＩＩＷＯ〜１Ｉ
Ｗ７（７）１１６１〜２０と擬正常試験用のマルチフレ
ームパターンのＴＮＲＩ、ＴＮＲ２を検出する回路であ
る。

選択回路（ＳＥＬ）　２は、第２図に示す多重フォーマ
ットの擬正常試験の位置（’ＨＷ７のｂｉｔ８）で擬正
常試験用のマルチフレームパターン（入力１）を選択す
るように、タイミングパルス論理“１”が供給されてい
る。タイミングパルスが論理“１”以外の場所は、ハイ
ウェイ多重部（ＭＩＸ）　　１の出力（人力０）を選択
している。選択回路（ＳＥＬ）　２の入力１はゲート（
１）４とゲート（２）５の出力をＡＮＤ回路６でＡＮＤ
　シた条件である。

ゲート（１）４はＭＦ同期パターン発生部３からの正規
のマルチフレームパターンとＴＮＲ１擬正常設定部（Ｒ
ＩＴＳＴ）　７の出力を入力とするＯＲ回路である。ゲ
ート（２）５はタイミングパルスＴＩとＴＮＲ２Ｎ型２
擬定部（Ｒ２ＴＳＴ）　８の出力を入力とするＮＡＮＤ
回路である。

ＴＮＲＩ擬正常設定部（ＲＩＴＳＴ）　７　、　ＴＮＲ
２Ｎ型２擬定部（Ｒ２ＴＳＴ）　８は論理“１″にする
ことでＴＮＲＩとＴＮＲｌの擬正常を設定する。

ＴＮＲ１擬正常設定時には、ＴＮＲＩ擬正常設定部（Ｒ
ＩＴＳＴ）　７は論理“１”となり、ゲート’（１）　
４の条件でマルチフレームの第１フレームが“１″固定
となり擬正常試験用のマルチフレームパターンは第１フ
レームから第８フレームまで“１”固定となり、ＴＮＲ
Ｉ、２検出回路９でＴＮＲ１を検出する。

ＴＮＲ２Ｎ上２擬定時には、ＴＮＲ２Ｎ型２擬定部（Ｒ
２Ｔｓ’ｒ）　ｓは論理“１”となり、ゲート（２）５
の条件でタイミングパルスＴＩの位置で出力は論理“０
”となり、ＴＮＲｌが設定され、ＴＮＲＩ、２検出回路
９でＴＮＲｌを検出する。

以上のＴＮＲＩ、　ＴＮＲ２擬正常設定により、ＴＮＲ
Ｉ、　２検出回路９がエラーを検出し、ＴＮＲＩ、ＴＮ
Ｒ２検出の回路の正常性が試験されたことになる。

上記実施例では具体的なフレーム構成で説明したが、各
監視信号の数、並び方及び擬正常試験タイミング位置等
が上記実施例と異なっても本発明が適用可能であること
は言うまでもない。

（発明の効果） 以上Ｓ詳細に説明したように、この発明によれば、ＴＮ
ＲＩ、　ＴＮＲ２検出回路の正常性を試験する為に多重
化ハイウェイ上に試験用ＴＳを定義することなしにＴＮ
Ｒｌ、　ＴＮＲｌの擬正常試験の為の試験用ビットを割
り当て、擬正常試験の位置で擬正常試験用のマルチフレ
ームパターンを挿入する第１の回路と、前記マルチフレ
ームパターンにＴＮＲＩ、　ＴＮＲｌを独立に設定する
為にＴＮＲ１擬正常でＴＮＲ１を起こさせる第１のゲー
トと、ＴＮＲ２擬正常でＴＮＲｌを起こさせる第２のゲ
ートを設けたので、擬正常設定でＴＮＲ１、　ＴＮＲｌ
を設定できるようになる。従って従来技術で用いたＴＮ
Ｒｌを設定する為のメモリは必要なく、ハード量の削減
と制御の簡易化が期待できる。さらに、ＴＮＲＩ、　Ｔ
ＮＲ２擬正常試験の為に多重化ハイウェイ上に専用タイ
ムスロットを使用する必要がなく、該ハイウェイ上のタ
イムスロットの有効利用も期待できる。

【図面の簡単な説明】

第１図は本発明の実施例の回路図、第２図は多重後のフ
ォーマットを示す図、第３図は従来回路の構成図、第４
図は８Ｍハイウェイフォーマットの一例を示す図、第５
図は２Ｍハイウェイフォーマットの一例を示す図、第６
図は多重剤・分離剤の説明図である。 ｌ・・・ハイウェイ多重部（ＭＩＸ） ２・・・選択回路（ＳＥＬ） ３−ＭＦ同期パターン発生部 ４．５・・・ゲート ７．８・−ＴＮＩｌｌ、　ＴＮＲ２擬正常設定部９−Ｔ
ＮＲＩ、２検出回路

Claims (1)

1. 【特許請求の範囲】 ディジタル伝送用インタフェースにおけるマルチフレー
   ム同期回路の正常性を試験するマルチフレーム同期回路
   用試験回路において、 上り方向及び下り方向の回線監視情報であるＴＮＲ１及
   びＴＮＲ２の正常動作を確認する擬正常試験を行う為の
   試験用ビットを割り当て、擬正常試験のビットタイミン
   グ位置で擬正常試験用のマルチフレームパターンを挿入
   する第１の回路と、 正規のマルチフレームパターンを発生する第２の回路と
   、 該第２の回路の出力パターンと、ＴＮＲ１擬正常で論理
   “１”となる信号との条件で、前記擬正常試験用のマル
   チフレームパターンにＴＮＲ１エラーを設定する為の第
   １のゲートと、 前記第２の回路でＴＮＲ２の収容されるフレームの位置
   で論理“１”となる信号と、ＴＮＲ２擬正常で論理“１
   ”となる信号との条件で、ＴＮＲ２エラーを設定する第
   ２のゲートを設けたことを特徴とするマルチフレーム同
   期回路用試験回路。