JPH0561815B2 - - Google Patents
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- JPH0561815B2 JPH0561815B2 JP24986487A JP24986487A JPH0561815B2 JP H0561815 B2 JPH0561815 B2 JP H0561815B2 JP 24986487 A JP24986487 A JP 24986487A JP 24986487 A JP24986487 A JP 24986487A JP H0561815 B2 JPH0561815 B2 JP H0561815B2
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- tnr1
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- frame
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Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、マルチフレーム同期回路用試験回
路に関し、更に詳細には、交換機に入力する伝送
路監視情報を転送するデイジタル伝送インタフエ
ースにおけるマルチフレーム同期回路の正常性を
試験する回路に関するものである。
路に関し、更に詳細には、交換機に入力する伝送
路監視情報を転送するデイジタル伝送インタフエ
ースにおけるマルチフレーム同期回路の正常性を
試験する回路に関するものである。
（従来の技術）
従来、この種の回路としては「D70形自動交換
機［Ｉ］ハードウエア(1)」財団法人電気通信共済
会、昭和58年２月１日、p.320〜p.364、「D70形自
動交換機［］ハードウエア(2)」財団法人電気通
信共済会、昭和58年２月１日、p.320〜p.329に開
示されるものがある。第３図に従来の回路の一構
成例を示し、以下にその説明を行なう。
機［Ｉ］ハードウエア(1)」財団法人電気通信共済
会、昭和58年２月１日、p.320〜p.364、「D70形自
動交換機［］ハードウエア(2)」財団法人電気通
信共済会、昭和58年２月１日、p.320〜p.329に開
示されるものがある。第３図に従来の回路の一構
成例を示し、以下にその説明を行なう。
先ず、第３図の回路で使用される、伝送系で検
出された回路監視情報を転送するためのデイジタ
ル多重インタフエースフレームフオーマツトの一
例を第４図と第５図により説明する。第４図は
8Mハイウエイフオーマツトを、第５図は2Mハイ
ウエイフオーマツトをそれぞれ示している。これ
らの図中、記号HGは回線設定の単位（Handling
group）を示し、各HGには１ビツトの信号ビツ
トが割り当てられている。各HGの信号ビツト
は、マルチフレームをとつており、８フレームで
マルチフレームを構成している。マルチフレーム
同期用ビツトＦは平常時８フレームごとに当該ビ
ツト位置で“０”と“１”を繰り返すパターンで
あり、HG間は非同期である。Ｖフレームは
“１”のバイオレーシヨンである。また、＊は対
装置警報で“０”が正常、“１”が異常である。
異常送出条件は1.入力断、2.フレーム同期はずれ
（FSO）である。伝送端局より交換機側に向う方
向を上りとする。
出された回路監視情報を転送するためのデイジタ
ル多重インタフエースフレームフオーマツトの一
例を第４図と第５図により説明する。第４図は
8Mハイウエイフオーマツトを、第５図は2Mハイ
ウエイフオーマツトをそれぞれ示している。これ
らの図中、記号HGは回線設定の単位（Handling
group）を示し、各HGには１ビツトの信号ビツ
トが割り当てられている。各HGの信号ビツト
は、マルチフレームをとつており、８フレームで
マルチフレームを構成している。マルチフレーム
同期用ビツトＦは平常時８フレームごとに当該ビ
ツト位置で“０”と“１”を繰り返すパターンで
あり、HG間は非同期である。Ｖフレームは
“１”のバイオレーシヨンである。また、＊は対
装置警報で“０”が正常、“１”が異常である。
異常送出条件は1.入力断、2.フレーム同期はずれ
（FSO）である。伝送端局より交換機側に向う方
向を上りとする。
上り方向の回線に障害が発生すると伝送端局で
これを検出し、Ｆビツト（第１フレーム）を
“１”に固定して交換機に通知する。このように
転送された監視情報をTNR1と呼び、交換機が該
故障回線を捕捉しないようにするために使用す
る。
これを検出し、Ｆビツト（第１フレーム）を
“１”に固定して交換機に通知する。このように
転送された監視情報をTNR1と呼び、交換機が該
故障回線を捕捉しないようにするために使用す
る。
また、下り伝送路に障害が発生すると対になつ
ている上り伝送路を通して監視情報を転送する。
この情報はマルチフレームの第８フレームに定義
されたビツトを用いて転送されるもので、これを
TNR2と呼び、TNR1と同様に交換機が故障回線
を捕捉しないようにするために使用する。TNR2
は正常時に“１”、異常時に“０”である。
ている上り伝送路を通して監視情報を転送する。
この情報はマルチフレームの第８フレームに定義
されたビツトを用いて転送されるもので、これを
TNR2と呼び、TNR1と同様に交換機が故障回線
を捕捉しないようにするために使用する。TNR2
は正常時に“１”、異常時に“０”である。
次に第３図の回路構成及び動作について述べ
る。第３図の回路はTNR1とTNR2を検出する回
路の正常性を試験するものであり、受信ハイウエ
イインタフエース（HWIFR）１１、受信部１
２、送信部１３及び送信ハイウエイインタフエー
ス（HWIFS）１４から構成されている。
る。第３図の回路はTNR1とTNR2を検出する回
路の正常性を試験するものであり、受信ハイウエ
イインタフエース（HWIFR）１１、受信部１
２、送信部１３及び送信ハイウエイインタフエー
ス（HWIFS）１４から構成されている。
受信ハイウエイインタフエース（HWIFR）１
１は2Mハイウエイ４本を受信し、位相同期をと
つた後8Mハイウエイに多重化している。その多
重則を第６図に示す。一方、送信ハイウエイイン
タフエース（HWIFS）１４は8Mハイウエイを
2Mハイウエイ４本に分離している。その分離則
を同じく第６図に示す。受信ハイウエイインタフ
エース（HWIFR）１１で多重化された8Mハイ
ウエイの各タイムスロツト（以下TSと省略する
場合がある）には第５図のTSO（HG1〜５収容）
が収容されている。但し第６図の2MHWOの
TSOは自己折返し用タイムスロツトとして定義
しており、後述のTNR1，２検出回路１２−５の
正常性を試験するための専用のタイムスロツトと
して使用する。
１は2Mハイウエイ４本を受信し、位相同期をと
つた後8Mハイウエイに多重化している。その多
重則を第６図に示す。一方、送信ハイウエイイン
タフエース（HWIFS）１４は8Mハイウエイを
2Mハイウエイ４本に分離している。その分離則
を同じく第６図に示す。受信ハイウエイインタフ
エース（HWIFR）１１で多重化された8Mハイ
ウエイの各タイムスロツト（以下TSと省略する
場合がある）には第５図のTSO（HG1〜５収容）
が収容されている。但し第６図の2MHWOの
TSOは自己折返し用タイムスロツトとして定義
しており、後述のTNR1，２検出回路１２−５の
正常性を試験するための専用のタイムスロツトと
して使用する。
受信部１２はセレクタ（SELA）１２−１、
（SELB）１２−２と、これらセレクタへの選択
信号発生部（TIMA）１２−３、（TIMB）１２
−４と、TNR1，２検出回路１２−５から成る。
TNR1，２検出回路１２−５はセレクタ
（SELA）１２−１の出力の各HGのTNR1，
TNR2を検出する回路である。
（SELB）１２−２と、これらセレクタへの選択
信号発生部（TIMA）１２−３、（TIMB）１２
−４と、TNR1，２検出回路１２−５から成る。
TNR1，２検出回路１２−５はセレクタ
（SELA）１２−１の出力の各HGのTNR1，
TNR2を検出する回路である。
TNR1，２を検出するためには、第４図に示す
HG単位にマルチフレーム同期をとる機能によ
り、信号ビツトを抽出する。TNR1は前述のよう
に、マルチフレーム同期の位置に、マルチフレー
ム同期パターン以外の同期パターンを強制的に挿
入するので、同期はずれを検出できる。また、
TNR2は前述のように変換された符号により検出
できる。
HG単位にマルチフレーム同期をとる機能によ
り、信号ビツトを抽出する。TNR1は前述のよう
に、マルチフレーム同期の位置に、マルチフレー
ム同期パターン以外の同期パターンを強制的に挿
入するので、同期はずれを検出できる。また、
TNR2は前述のように変換された符号により検出
できる。
送信部１３はメモリ１３−１とMFパターン挿
入回路１３−２から成る。メモリ１３−１は各
HGにつき８フレーム分の容量があり、第１フレ
ームから第８フレームまで任意のデータが設定で
き、マルチフレームに同期して読み出され、MF
パターン挿入回路１３−２で第１フレーム（Ｆビ
ツト）にマルチフレーム同期用ビツト（“０”，
“１”の交番）を挿入する。MFパターン挿入回
路１３−２の出力は送信ハイウエイインタフエー
ス（HWIFS）１４に接続されており、一方受信
部１２に対してはTNR1，２検出回路１２−５の
正常性を試験する為自己折返しルート１５を介し
て接続されている。
入回路１３−２から成る。メモリ１３−１は各
HGにつき８フレーム分の容量があり、第１フレ
ームから第８フレームまで任意のデータが設定で
き、マルチフレームに同期して読み出され、MF
パターン挿入回路１３−２で第１フレーム（Ｆビ
ツト）にマルチフレーム同期用ビツト（“０”，
“１”の交番）を挿入する。MFパターン挿入回
路１３−２の出力は送信ハイウエイインタフエー
ス（HWIFS）１４に接続されており、一方受信
部１２に対してはTNR1，２検出回路１２−５の
正常性を試験する為自己折返しルート１５を介し
て接続されている。
セレクタ（SELA）１２−１は自己折返し用
TSの位置で入力１を選択し、それ以外のTSでは
入力０を選択するように選択信号発生部
（TIMA）１２−３によつて制御されている。
TSの位置で入力１を選択し、それ以外のTSでは
入力０を選択するように選択信号発生部
（TIMA）１２−３によつて制御されている。
TNR1検出回路の正常性を試験する場合、セレ
クタ（SELB）１２−２が入力１、入力信号論理
“１”を選択する様に選択信号発生部（TIMB）
１２−４によつて制御され、自己折返し用TSが
論理“１”固定となり、TNR1，２検出回路１２
−５でTNR1を検出する。以上の動作でTNR1検
出回路の正常性を試験できる。
クタ（SELB）１２−２が入力１、入力信号論理
“１”を選択する様に選択信号発生部（TIMB）
１２−４によつて制御され、自己折返し用TSが
論理“１”固定となり、TNR1，２検出回路１２
−５でTNR1を検出する。以上の動作でTNR1検
出回路の正常性を試験できる。
TNR2検出回路の正常性を試験する場合、自己
折返し用TSの位置でセレクタ（SELB）１２−
２は入力０を選択する様に選択信号発生部
（TIMB）１２−４によつて制御されている。自
己折返し用TSのHGにTNR2を示す論理“０”
を設定する為、メモリ１３−１の該当アドレス
（第８フレームが収容されているHG）に論理
“０”を書込む。以上の動作でTNR1，２検出回
路は自己折返し用TSのHG位置でTNR2を検出
し、TNR2検出の回路の正常性を試験できる。
折返し用TSの位置でセレクタ（SELB）１２−
２は入力０を選択する様に選択信号発生部
（TIMB）１２−４によつて制御されている。自
己折返し用TSのHGにTNR2を示す論理“０”
を設定する為、メモリ１３−１の該当アドレス
（第８フレームが収容されているHG）に論理
“０”を書込む。以上の動作でTNR1，２検出回
路は自己折返し用TSのHG位置でTNR2を検出
し、TNR2検出の回路の正常性を試験できる。
（発明が解決しようとする問題点）
しかしながら、上記のTNR1、TNR2検出回路
の正常性を試験する回路構成では、自己折返し用
に1TSを使用しており、かつTNR2を設定する為
にメモリが必要である。このように従来の回路に
より、TNR1、TNR2検出回路を試験する方法で
は、多重化ハイウエイ上に定義された1TSを専有
し、メモリを含むハード量が多くなりかつ複雑な
タイミング制御が必要となるという問題点があつ
た。
の正常性を試験する回路構成では、自己折返し用
に1TSを使用しており、かつTNR2を設定する為
にメモリが必要である。このように従来の回路に
より、TNR1、TNR2検出回路を試験する方法で
は、多重化ハイウエイ上に定義された1TSを専有
し、メモリを含むハード量が多くなりかつ複雑な
タイミング制御が必要となるという問題点があつ
た。
この発明は、以上述べた自己折返し用TSと
TNR2の設定にメモリを使用せずに、ハード量が
少なく、しかも多重化ハイウエイ上に試験専用の
TSを必要としない優れたマルチフレーム同期回
路用試験回路を提供することを目的とする。
TNR2の設定にメモリを使用せずに、ハード量が
少なく、しかも多重化ハイウエイ上に試験専用の
TSを必要としない優れたマルチフレーム同期回
路用試験回路を提供することを目的とする。
（問題点を解決するための手段）
本発明によれば、回線監視状態を表示する監視
ビツトをマルチフレーム構成として固定長の伝送
フレームに多重化し、複数の前記伝送フレームの
マルチフレーム同期をとることにより、回線監視
情報を検出する検出回路の正常性を試験する回路
は、上り方向及び下り方向の回線監視情報である
TNR1及びTNR2の検出回路の正常動作を確認す
る擬正常試験を行う為の試験用ビツトを前記伝送
フレーム内に割り当て、該擬正常試験ビツトのあ
るタイミング位置で擬正常試験用のマルチフレー
ムパターンを挿入（選択回路に対応する）第１の
手段と、正規のマルチフレームパターンを発生す
る（MF同期パターン部に対応する）第２の手段
と、TNR1の擬正常試験パターンを発生する
（TNR1擬正常設定部に対応する）TNR1擬正常
試験パターン発生手段と、TNR2の擬正常試験パ
ターンを発生する（TNR2擬正常設定部に対応す
る）TNR2擬正常試験パターン発生手段と、前記
第２の手段の出力パターンにTNR1擬正常試験パ
ターン発生手段の出力パターンを与える（ゲート
１に対応する）第３の手段と、前記第２の手段の
出力パターンにTNR2擬正常試験パターン発生手
段の出力パターンを与える（ゲート２に対応す
る）第４の手段とを備えている。
ビツトをマルチフレーム構成として固定長の伝送
フレームに多重化し、複数の前記伝送フレームの
マルチフレーム同期をとることにより、回線監視
情報を検出する検出回路の正常性を試験する回路
は、上り方向及び下り方向の回線監視情報である
TNR1及びTNR2の検出回路の正常動作を確認す
る擬正常試験を行う為の試験用ビツトを前記伝送
フレーム内に割り当て、該擬正常試験ビツトのあ
るタイミング位置で擬正常試験用のマルチフレー
ムパターンを挿入（選択回路に対応する）第１の
手段と、正規のマルチフレームパターンを発生す
る（MF同期パターン部に対応する）第２の手段
と、TNR1の擬正常試験パターンを発生する
（TNR1擬正常設定部に対応する）TNR1擬正常
試験パターン発生手段と、TNR2の擬正常試験パ
ターンを発生する（TNR2擬正常設定部に対応す
る）TNR2擬正常試験パターン発生手段と、前記
第２の手段の出力パターンにTNR1擬正常試験パ
ターン発生手段の出力パターンを与える（ゲート
１に対応する）第３の手段と、前記第２の手段の
出力パターンにTNR2擬正常試験パターン発生手
段の出力パターンを与える（ゲート２に対応す
る）第４の手段とを備えている。
（作用）
MF同期パターン部からのマルチフレームパタ
ーンに対して、ゲート１はTNR1擬正常でTNR1
擬正常試験パターンを、ゲート２はTNR2擬正常
でTNR2擬正常試験パターンをそれぞれ独立して
設定し、これを擬正常試験用のマルチフレームパ
ターンとして伝送フレーム内の擬正常試験ビツト
のあるタイミング位置に挿入する。そして
TNR1、TNR2検出回路によりエラーを検出する
ことにより、試験が実行される。したがつて、
TNR2を設定するためのメモリは不要となり、ま
た多重化ハイウエイ上に専用タイムスロツトを使
用する必要がなくなり、前記従来技術の問題点が
解決される。
ーンに対して、ゲート１はTNR1擬正常でTNR1
擬正常試験パターンを、ゲート２はTNR2擬正常
でTNR2擬正常試験パターンをそれぞれ独立して
設定し、これを擬正常試験用のマルチフレームパ
ターンとして伝送フレーム内の擬正常試験ビツト
のあるタイミング位置に挿入する。そして
TNR1、TNR2検出回路によりエラーを検出する
ことにより、試験が実行される。したがつて、
TNR2を設定するためのメモリは不要となり、ま
た多重化ハイウエイ上に専用タイムスロツトを使
用する必要がなくなり、前記従来技術の問題点が
解決される。
（実施例）
第１図はこの発明の実施例を示す回路図で、ハ
イウエイ多重部（MUX）１と、選択回路
（SEL）２と、MF同期パターン発生部３と、ゲ
ート(1)４と、ゲート(2)５と、AND回路６と、
TNR1擬正常設定部（R1TST）７と、TNR2擬
正常設定部（R2TST）８と、TNR1，２検出回
路９から構成される。
イウエイ多重部（MUX）１と、選択回路
（SEL）２と、MF同期パターン発生部３と、ゲ
ート(1)４と、ゲート(2)５と、AND回路６と、
TNR1擬正常設定部（R1TST）７と、TNR2擬
正常設定部（R2TST）８と、TNR1，２検出回
路９から構成される。
ハイウエイ多重部（MUX）１は第４図に示す
フオーマツトの8Mハイウエイ８本を収容し、
HG1〜HG20をハイウエイ毎に多重する。多重後
のフオーマツトを第２図に示す。第２図に示すフ
オーマツトの各HWのbit0〜bit11は予備ビツトで
ある。HW7のbit8は、擬正常試験用ビツトとし
て使用する。
フオーマツトの8Mハイウエイ８本を収容し、
HG1〜HG20をハイウエイ毎に多重する。多重後
のフオーマツトを第２図に示す。第２図に示すフ
オーマツトの各HWのbit0〜bit11は予備ビツトで
ある。HW7のbit8は、擬正常試験用ビツトとし
て使用する。
MF同期パターン発生部３は、マルチフレーム
が８フレームで構成され、第１フレームがマルチ
フレーム毎に“０”と“１”交番であり、第２フ
レームから第８フレームは“１”固定のパターン
を発生し、ゲート(1)４に出力している。また、該
発生部３からはTNR2が割り当てられている第８
フレームの１フレーム間パルス論理“１”（タイ
ミングパルスT1）をゲート(2)５に出力している。
が８フレームで構成され、第１フレームがマルチ
フレーム毎に“０”と“１”交番であり、第２フ
レームから第８フレームは“１”固定のパターン
を発生し、ゲート(1)４に出力している。また、該
発生部３からはTNR2が割り当てられている第８
フレームの１フレーム間パルス論理“１”（タイ
ミングパルスT1）をゲート(2)５に出力している。
TNR1，２検出回路９は、ハイウエイHW0〜
HW7のHG1〜20と擬正常試験用のマルチフレー
ムパターンのTNR1、TNR2を検出する回路であ
る。
HW7のHG1〜20と擬正常試験用のマルチフレー
ムパターンのTNR1、TNR2を検出する回路であ
る。
TNR1，２検出回路９のTNR1，２を検出する
機能は、各HGでの監視ビツトまたは、後述の第
２図での擬正常試験位置における試験ビツトを抽
出した後、TNR1，２を検出することになるが、
その後TNR1とTNR2を抽出する機能は第３図の
検出回路１２−５の場合と同様である。
機能は、各HGでの監視ビツトまたは、後述の第
２図での擬正常試験位置における試験ビツトを抽
出した後、TNR1，２を検出することになるが、
その後TNR1とTNR2を抽出する機能は第３図の
検出回路１２−５の場合と同様である。
選択回路（SEL）２は、第２図に示す多重フオ
ーマツトの擬正常試験の位置（HW7のbit8）で
擬正常試験用のマルチフレームパターン（入力
１）を選択するように、タイミングパルス論理
“１”が供給されている。タイミングパルスが論
理“１”以外の場所は、ハイウエイ多重部
（MUX）１の出力（入力０）を選択している。
上記タイミングパルスが“１”になるとき以外
は、ハイウエイ多重部１の出力がTNR1，２検出
回路９に送出されている。選択回路（SEL）２の
入力１はゲート(1)４とゲート(2)５の出力をAND
回路６でANDした条件である。
ーマツトの擬正常試験の位置（HW7のbit8）で
擬正常試験用のマルチフレームパターン（入力
１）を選択するように、タイミングパルス論理
“１”が供給されている。タイミングパルスが論
理“１”以外の場所は、ハイウエイ多重部
（MUX）１の出力（入力０）を選択している。
上記タイミングパルスが“１”になるとき以外
は、ハイウエイ多重部１の出力がTNR1，２検出
回路９に送出されている。選択回路（SEL）２の
入力１はゲート(1)４とゲート(2)５の出力をAND
回路６でANDした条件である。
ゲート(1)４はMF同期パターン発生部３からの
正規のマルチフレームパターンとTNR1擬正常設
定部（R1TST）７の出力を入力とするOR回路
である。ゲート(2)５はタイミングパルスT1と
TNR2擬正常設定部（R2TST）８の出力を入力
とするNAND回路である。
正規のマルチフレームパターンとTNR1擬正常設
定部（R1TST）７の出力を入力とするOR回路
である。ゲート(2)５はタイミングパルスT1と
TNR2擬正常設定部（R2TST）８の出力を入力
とするNAND回路である。
TNR1擬正常設定部（R1TST）７、TNR2擬
正常設定部（R2TST）８は論理“１”にするこ
とでTNR1とTNR2の擬正常を設定する。
正常設定部（R2TST）８は論理“１”にするこ
とでTNR1とTNR2の擬正常を設定する。
TNR1擬正常設定時には、TNR1擬正常設定部
（R1TST）７は論理“１”となり、ゲート(1)４
の条件でマルチフレームの第１フレームが“１”
固定となり擬正常試験用のマルチフレームパター
ンは第１フレームから第８フレームまで“１”固
定となり、TNR1，２検出回路９でTNR1を検出
する。
（R1TST）７は論理“１”となり、ゲート(1)４
の条件でマルチフレームの第１フレームが“１”
固定となり擬正常試験用のマルチフレームパター
ンは第１フレームから第８フレームまで“１”固
定となり、TNR1，２検出回路９でTNR1を検出
する。
TNR2擬正常設定時には、TNR2擬正常設定部
（R2TST）８は論理“１”となり、ゲート(2)５
の条件でタイミングパルスT1の位置で出力は論
理“０”となり、TNR2が設定され、TNR1，２
検出回路９でTNR2を検出する。
（R2TST）８は論理“１”となり、ゲート(2)５
の条件でタイミングパルスT1の位置で出力は論
理“０”となり、TNR2が設定され、TNR1，２
検出回路９でTNR2を検出する。
以上のTNR1、TNR2擬正常設定により、
TNR1，２検出回路９がエラーを検出し、
TNR1、TNR2検出の回路の正常性が試験された
ことになる。
TNR1，２検出回路９がエラーを検出し、
TNR1、TNR2検出の回路の正常性が試験された
ことになる。
上記実施例では具体的なフレーム構成で説明し
たが、各監視信号の数、並び方及び擬正常試験タ
イミング位置等が上記実施例と異なつても本発明
が適用可能であることは言うまでもない。
たが、各監視信号の数、並び方及び擬正常試験タ
イミング位置等が上記実施例と異なつても本発明
が適用可能であることは言うまでもない。
（発明の効果）
以上、詳細に説明したように、この発明によれ
ば、TNR1、TNR2検出回路の正常性を試験する
為に多重化ハイウエイ上に試験用TSを定義する
ことなしにTNR1、TNR2の擬正常試験の為の試
験用ビツトを割り当て、擬正常試験の位置で擬正
常試験用のマルチフレームパターンを挿入する第
１の回路と、前記マルチフレームパターンに
TNR1、TNR2を独立に設定する為にTNR1擬正
常でTNR1を起こさせる第１のゲートと、TNR2
擬正常でTNR2を起こさせる第２のゲートを設け
たので、擬正常設定でTNR1、TNR2を設定でき
るようになる。従つて従来技術で用いたTNR2を
設定する為のメモリは必要なく、ハード量の削減
と制御の簡易化が期待できる。さらに、TNR1、
TNR2擬正常試験の為に多重化ハイウエイ上に専
用タイムスロツトを使用する必要がなく、該ハイ
ウエイ上のタイムスロツトの有効利用も期待でき
る。
ば、TNR1、TNR2検出回路の正常性を試験する
為に多重化ハイウエイ上に試験用TSを定義する
ことなしにTNR1、TNR2の擬正常試験の為の試
験用ビツトを割り当て、擬正常試験の位置で擬正
常試験用のマルチフレームパターンを挿入する第
１の回路と、前記マルチフレームパターンに
TNR1、TNR2を独立に設定する為にTNR1擬正
常でTNR1を起こさせる第１のゲートと、TNR2
擬正常でTNR2を起こさせる第２のゲートを設け
たので、擬正常設定でTNR1、TNR2を設定でき
るようになる。従つて従来技術で用いたTNR2を
設定する為のメモリは必要なく、ハード量の削減
と制御の簡易化が期待できる。さらに、TNR1、
TNR2擬正常試験の為に多重化ハイウエイ上に専
用タイムスロツトを使用する必要がなく、該ハイ
ウエイ上のタイムスロツトの有効利用も期待でき
る。
第１図は本発明の実施例の回路図、第２図は多
重後のフオーマツトを示す図、第３図は従来回路
の構成図、第４図は8Mハイウエイフオーマツト
の一例を示す図、第５図は2Mハイウエイフオー
マツトの一例を示す図、第６図は多重則・分離則
の説明図である。 １……ハイウエイ多重部（MUX）、２……選
択回路（SEL）、３……MF同期パターン発生部、
４，５……ゲート、７，８……TNR1、TNR2擬
正常設定部、９……TNR1，２検出回路。
重後のフオーマツトを示す図、第３図は従来回路
の構成図、第４図は8Mハイウエイフオーマツト
の一例を示す図、第５図は2Mハイウエイフオー
マツトの一例を示す図、第６図は多重則・分離則
の説明図である。 １……ハイウエイ多重部（MUX）、２……選
択回路（SEL）、３……MF同期パターン発生部、
４，５……ゲート、７，８……TNR1、TNR2擬
正常設定部、９……TNR1，２検出回路。
Claims (1)
- 【特許請求の範囲】 １ 回線監視状態を表示する監視ビツトをマルチ
フレーム構成として固定長の伝送フレームに多重
化し、複数の前記伝送フレームのマルチフレーム
同期をとることにより、回線監視情報を検出する
検出回路９の正常性を試験する回路において、 上り方向及び下り方向の回線監視情報である
TNR1及びTNR2の検出回路の正常動作を確認す
る擬正常試験を行う為の試験用ビツトを前記伝送
フレーム内に割り当て、該擬正常試験ビツトのあ
るタイミング位置で擬正常試験用のマルチフレー
ムパターンを挿入する第１の手段２と、 正規のマルチフレームパターンを発生する第２
の手段３と、 TNR1の擬正常試験パターンを発生するTNR1
擬正常試験パターン発生手段７と、 TNR2の擬正常試験パターンを発生するTNR2
擬正常試験パターン発生手段８と、 前記第２の手段３の出力パターンにTNR1擬正
常試験パターン発生手段７の出力パターンを与え
る第３の手段４と、 前記第２の手段３の出力パターンにTNR2擬正
常試験パターン発生手段８の出力パターンを与え
る第４の手段５と を設けたことを特徴とするマルチフレーム同期回
路用試験回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24986487A JPH0193228A (ja) | 1987-10-05 | 1987-10-05 | マルチフレーム同期回路用試験回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24986487A JPH0193228A (ja) | 1987-10-05 | 1987-10-05 | マルチフレーム同期回路用試験回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0193228A JPH0193228A (ja) | 1989-04-12 |
| JPH0561815B2 true JPH0561815B2 (ja) | 1993-09-07 |
Family
ID=17199325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24986487A Granted JPH0193228A (ja) | 1987-10-05 | 1987-10-05 | マルチフレーム同期回路用試験回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0193228A (ja) |
-
1987
- 1987-10-05 JP JP24986487A patent/JPH0193228A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0193228A (ja) | 1989-04-12 |
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