JPH0193280A - 同期回路 - Google Patents

同期回路

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Publication number
JPH0193280A
JPH0193280A JP62250113A JP25011387A JPH0193280A JP H0193280 A JPH0193280 A JP H0193280A JP 62250113 A JP62250113 A JP 62250113A JP 25011387 A JP25011387 A JP 25011387A JP H0193280 A JPH0193280 A JP H0193280A
Authority
JP
Japan
Prior art keywords
circuit
signal
output
phase
synchronization signal
Prior art date
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Pending
Application number
JP62250113A
Other languages
English (en)
Inventor
Chishio Ueno
上野 千潮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP62250113A priority Critical patent/JPH0193280A/ja
Publication of JPH0193280A publication Critical patent/JPH0193280A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は、衛星放送のPCM音声データ信号のデータ
チャンネル領域に多重されたデータを、安定に受信する
ための同期回路に関する。
従来の技術 衛星放送には、PCM音声データ信号のデータチャンネ
ル領域に、情報となるデータを多重して伝送するデータ
放送がある。前記データ放送を受信するためには、BS
チューナから出力される音声用ビットストリーム信号か
らスーパーフレーム同期信号とモード切替同期信号を作
成する同期回路が必要である。
第3図は、従来の同期回路の一例である。21はBSチ
ューナから出力されるビットストリーム信号入力端子で
あり、22は前記BSチューナから出力されるクロック
入力端子である。入力端子21よシ入力されたビットス
トリーム信号とクロック入力端子22より入力されたク
ロックは、シフトレジスタ回路23に入力され、シフト
レジスタ回路23は、ビットストリーム信号を前記クロ
ックごとに取り込み、そのデータをラッチ回路24に出
力する。
一方、26は前記BSチューナから出力されるフレーム
同期信号入力用の入力端子であシ、入力端子25から入
力されたフレーム同期信号はフレーム同期信号出力端子
26とタイミング発生回路27に入力される。タイミン
グ発生回路27では、入力されたフレーム同期信号と、
入力されたクロックより、ラッチ回路24に、前記ビッ
トストリーム信号のフレーム制御符号部をラッチするた
めのタイミング信号を出力する。ランチ回路24では、
前記タイミング信号により、シフトレジスタ回路23よ
シ出力される前記データをランチし、モード切替同期信
号出力用の出力端子28にモード切替同期信号を、スー
パーフレーム同期信号用の出力端子29にスーパーフレ
ーム同期信号を出力する。
発明が解決しようとする問題点 ところで、衛星放送は、激しい雨が降ると衛星からの電
波が減衰し、BSチューナから出力されるビットストリ
ーム信号のフレーム制御符号部に誤りが発生する。前記
誤シが発生するような場合、従来例の同期回路を使用す
ると、スーパーフレーム同期信号とモード切替同期信号
に誤りがそのまま発生し、前記データチャンネル領域に
多重されたデータの受信に多大な悪影響を及ぼしていた
本発明は、前記電波が減衰し、前記誤シが発生した場合
でも、従来例よυもスーパーフレーム同期信号とモード
切替信号を安定化させ、前記データチャンネル領域に多
重されたデータの受信への悪影響をできるだけ防ぐこと
ができる同期回路を提供せんとするものである。
問題点を解決するための手段 本発明は、従来例の回路に、フレーム同期信号を9分周
する9分周回路と、スーパーフレーム同期信号と9分周
回路の出力との位相を比較して、ある設定した回数だけ
連続して位相不一致が発生した場合にだけ9分周回路に
スーパーフレーム同期パルス信号を出力してスーパーフ
レーム同期信号の位相と一致させるスーパーフレーム位
相同期回路と、9分周回路の出力を10分周する10分
周回路と、モード切替同期信号と10分周回路の出力と
の位相を比較してある設定した回数だけ連続して位相不
一致が発生した場合にだけ、10分周回路にモード切替
同期パルス信号を出力してモード切替同期信号の位相と
一致させるモード切替位相同期回路とを備えだ構成とな
っている。
作用 本発明は、上記した構成により、スーパーフレーム同期
信号とモード切替同期信号のそれぞれについて、誤りが
発生した場合でも、任意に設定された回数以下の連続部
υまでは補うことができ、データチャンネル領域に多重
されたデータを安定に受信するのに非常に有効である。
実施例 第1図は、本発明の一実施例である同期回路のブロック
構成を示すものである。第1図において、1はBSチュ
ーナ(図示せず)から出力されるビットストリーム信号
入力用の端子、2は前記BSチューナから出力されるク
ロック入力用の端子である。端子1よシ入力されたビッ
トストリーム信号と端子2よシ入力されたクロックは、
シフトレジスタ回路3に入力され、シフトレジスタ回路
3は、前記ビットストリーム信号を前記クロックごとに
取り込み、そのデータをラッチ回路4に出力する。
また、6は前記BSチューナから出力されるフレーム同
期信号入力用の端子であり、端子6から入力されたフレ
ーム同期信号はフレーム同期信号出力用の端子6とタイ
ミング発生回路7等に入力される。タイミング発生回路
7では、端子6よシ入力されたフレーム同期信号と、端
子2よシ入力されたクロックよシ、ラッチ回路4に、前
記ビットストリーム信号のフレーム制御符号部をラッチ
するためのタイミング信号を出力する。ラッチ回路4で
は、前記タイミング信号により、シフトレジスタ回路3
よシ出力される前記データをラッチし、位相同期回路8
にスーパーフレーム同期信号を出力し、位相同期回路9
にモード切替同期信号を出力する。
一方、端子5から入力されたフレーム同期信号は9分周
回路11で9分周され位相同期回路8と、スーパーフレ
ーム同期信号出力用の端子11に出力される。位相同期
回路8では、ランチ回路4の出力と9分周回路1oの出
力との位相を比較し、ある設定した回数だけ連続して位
相不一致が発生した場合にだけ9分周回路10にスーパ
ーフレーム同期パルス信号を出力する。9分周回路10
では、位相同期回路8からスーパーフレーム同期パルス
信号が出力された場合のみ端子11と位相同期回路8に
出力する信号の位相を前記スーパーフレーム同期パルス
信号の出力されたタイミングに変化させる。
さらに、9分周回路10から出力された信号は1o分周
回路12に入力され、1o分周されて、位相同期回路9
とモード切替同期信号出力用の端子13に出力される。
位相同期回路9では、ラッチ回路4の出力と1o分周回
路12の出力との位相を比較して、ある設定した回数だ
け連続して位相不一致が発生した場合にだけ10分周回
路12にモード切替同期パルス信号を出力する。10分
周回路12では、位相同期回路9からモード切替同期パ
ルス信号が出力された場合のみ、端子13と位相同期回
路9に出力する信号の位相を前記スーパーフレーム同期
パルス信号の出力されたタイミングに変化させる。
第2図は、第1図における端子5に入力されるフレーム
同期信号aと、ラッチ回路4から位相同期回路8に入力
される信号すと、9分周回路10の出力信号Cとの、タ
イミングチャートの一例で、位相同期回路8のスーパー
フレーム同期パルス信号の出力までの連続位相不一致回
数の設定値を3とした場合を示したものである。第2図
において衛星放送の電波が減衰し、第2図のように信号
すが誤っても、3回連続の誤りまでは補うことができ、
さらに第2図の信号すのように送信側が同期の位相を変
更した場合でも瞬時に追従できる。第2図の信号の関係
は、第1図における9分周回路10から10分周回路1
2に入力される信号と、ラッチ回路4から位相同期回路
9に入力される信号と、10分周回路12の出力信号と
の関係と同様である。
発明の効果 以上のように、本発明は、簡単な回路で容易に、スーパ
ーフレーム同期信号とモード切替信号を安定化させるこ
とができ、衛星データ放送の安定な受信に、非常に有効
である。
【図面の簡単な説明】
第1図は本発明の一実施例における同期回路のブロック
図、第2図は第1図に示す回路における動作説明用のタ
イミングチャート、第3図は従来例における同期回路の
ブロック図である。 1・・・・・・ビットストリーム入力用の端子、8・・
・・・・位相同期回路、9・・・・・・位相同期回路、
11・・・・・・スーパーフレーム同期信号出力用の端
子、13・・・・・・モード切替同期信号出力用の端子
。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名凶へ 6    −ロ    Q ++/++J+/ 味

Claims (1)

    【特許請求の範囲】
  1. BSチューナから出力される音声用ビットストリーム信
    号のフレーム制御符号部よりスーパーフレーム同期信号
    とモード切替同期信号を抜き取り出力する回路と、前記
    BSチューナから出力されるフレーム同期信号を9分周
    する9分周回路と、前記スーパーフレーム同期信号と前
    記9分周回路の出力との位相を比較してある設定した回
    数だけ連続して位相不一致が発生した場合にだけ前記9
    分周回路にスーパーフレーム同期パルス信号を出力して
    前記スーパーフレーム同期信号の位相と一致させるスー
    パーフレーム位相同期回路と、前記9分周回路の出力を
    10分周する10分周回路と、前記モード切替同期信号
    と前記10分周回路の出力との位相を比較してある設定
    した回数だけ連続して位相不一致が発生した場合にだけ
    前記10分周回路にモード切替同期パルス信号を出力し
    て前記モード切替同期信号の位相と一致させるモード切
    替位相同期回路を具備することにより、安定なスーパー
    フレーム同期信号とモード切替出力を得ることを特徴と
    した同期回路。
JP62250113A 1987-10-02 1987-10-02 同期回路 Pending JPH0193280A (ja)

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JP62250113A JPH0193280A (ja) 1987-10-02 1987-10-02 同期回路

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ID=17203022

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JP62250113A Pending JPH0193280A (ja) 1987-10-02 1987-10-02 同期回路

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JP (1) JPH0193280A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6157690A (en) * 1997-03-26 2000-12-05 Nec Corporation Digital PLL circuit

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6157690A (en) * 1997-03-26 2000-12-05 Nec Corporation Digital PLL circuit

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