JPH0193741U - - Google Patents
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- JPH0193741U JPH0193741U JP18876487U JP18876487U JPH0193741U JP H0193741 U JPH0193741 U JP H0193741U JP 18876487 U JP18876487 U JP 18876487U JP 18876487 U JP18876487 U JP 18876487U JP H0193741 U JPH0193741 U JP H0193741U
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- JP
- Japan
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- ceramic package
- semiconductor device
- semiconductor element
- external terminals
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- Prior art date
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- 239000000919 ceramic Substances 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims 4
- 230000003139 buffering effect Effects 0.000 claims 1
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- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Description
第１ａおよびｂはそれぞれ本考案の一実施例を
示す外部端子近傍の部分平面図およびそのＡ―Ａ
′断面図、第２図はａおよびｂはそれぞれ本考案
の他の実施例を示す外部端子近傍の部分平面図お
よびそのＢ―Ｂ′断面図、第３図ａおよびｂはそ
れぞれ従来のフラツトパツケージの外部端子近傍
の部分平面図およびそのＣ―Ｃ′断面図である。 １…外部端子、２…応力緩衝部、３…セラミツ
ク基板、４…ロー材、５…ロー付用金属膜。
示す外部端子近傍の部分平面図およびそのＡ―Ａ
′断面図、第２図はａおよびｂはそれぞれ本考案
の他の実施例を示す外部端子近傍の部分平面図お
よびそのＢ―Ｂ′断面図、第３図ａおよびｂはそ
れぞれ従来のフラツトパツケージの外部端子近傍
の部分平面図およびそのＣ―Ｃ′断面図である。 １…外部端子、２…応力緩衝部、３…セラミツ
ク基板、４…ロー材、５…ロー付用金属膜。
Claims (1)
- 少なくとも片面に半導体素子が取り付けられ且
つ外部端子が前記半導体素子の取り付け面と平行
にロー付けされる構造の表面実装型半導体装置用
セラミツクパツケージにおいて、前記パツケージ
の全ての外部端子のロー付部よりやや外側の部分
に応力緩衝部が設けられることを特徴とする表面
実装型半導体装置用セラミツクパツケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18876487U JPH0193741U (ja) | 1987-12-11 | 1987-12-11 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18876487U JPH0193741U (ja) | 1987-12-11 | 1987-12-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0193741U true JPH0193741U (ja) | 1989-06-20 |
Family
ID=31479837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18876487U Pending JPH0193741U (ja) | 1987-12-11 | 1987-12-11 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0193741U (ja) |
-
1987
- 1987-12-11 JP JP18876487U patent/JPH0193741U/ja active Pending
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