JPH0193849A - 制御装置 - Google Patents
制御装置Info
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- JPH0193849A JPH0193849A JP62249764A JP24976487A JPH0193849A JP H0193849 A JPH0193849 A JP H0193849A JP 62249764 A JP62249764 A JP 62249764A JP 24976487 A JP24976487 A JP 24976487A JP H0193849 A JPH0193849 A JP H0193849A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電子計算機システム内の外部記憶装置を制御
する制御装置に係り、特にキャッシュメモリを装備した
制御装置に関する。
する制御装置に係り、特にキャッシュメモリを装備した
制御装置に関する。
近年の電子計算機システムは、中央処理装置（ＣＰＵ）
内のメインメモリのアクセスタイム（数Ｉｏｎｓ）と、
磁気テープ装置やディスク装置（ＤＫＵ）などの外部記
憶装置のアクセスタイム（数１０ａｓ）の間には約１０
６の差があり、この外部記憶装置のアクセスタイムの遅
さが電子計算機システム全体の性能向上を障げる要因と
なっており、一般にＩ１０ボトルネックと呼ばれている
。
内のメインメモリのアクセスタイム（数Ｉｏｎｓ）と、
磁気テープ装置やディスク装置（ＤＫＵ）などの外部記
憶装置のアクセスタイム（数１０ａｓ）の間には約１０
６の差があり、この外部記憶装置のアクセスタイムの遅
さが電子計算機システム全体の性能向上を障げる要因と
なっており、一般にＩ１０ボトルネックと呼ばれている
。
この工／○ボトルネックを解消する一手段として外部記
憶装置を制御する制御装置がキャッシュメモリ（高速ア
クセスバッファメモリ）を装備し、このキャッシュメモ
リにＣＰＵから使用される頻度の高いデータを記憶して
おき、ＣＰＵからの読取り命令に対しては、読取り対象
のデータがキャッシュメモリに記憶されているならば、
外部記憶装置から直接読出さずにキャッシュメモリから
読出す事により高速アクセスを実現している６又、中央
処理装置からの書込み命令に対しては、キャッシュメモ
リに一旦データを書込み、その後外部記憶へ書込み事に
より同じく高速アクセスを実現している。一方データ転
送速度に関しては、例えば外部記憶装置としてＤＫＵの
場合、Ｈ−８５９８で実現しているデータ転送速度は３
Ｍ’ Ｂ ／ Ｓであり。このＤＫＵを制御するキャ
ッシュメモリ付制御装置は同じ＜ ３ＭＢ／Ｓのデータ
転送速度を最高としており、又キャッシュメモリと中央
処理装置間のデータ転送速度も３ＭＢ／Ｓであり、デー
タ転送速度に関しては高速化がなされていなかった。な
おこの種の装置として関連するものには例えば特開昭５
６−１６２５６号がある。
憶装置を制御する制御装置がキャッシュメモリ（高速ア
クセスバッファメモリ）を装備し、このキャッシュメモ
リにＣＰＵから使用される頻度の高いデータを記憶して
おき、ＣＰＵからの読取り命令に対しては、読取り対象
のデータがキャッシュメモリに記憶されているならば、
外部記憶装置から直接読出さずにキャッシュメモリから
読出す事により高速アクセスを実現している６又、中央
処理装置からの書込み命令に対しては、キャッシュメモ
リに一旦データを書込み、その後外部記憶へ書込み事に
より同じく高速アクセスを実現している。一方データ転
送速度に関しては、例えば外部記憶装置としてＤＫＵの
場合、Ｈ−８５９８で実現しているデータ転送速度は３
Ｍ’ Ｂ ／ Ｓであり。このＤＫＵを制御するキャ
ッシュメモリ付制御装置は同じ＜ ３ＭＢ／Ｓのデータ
転送速度を最高としており、又キャッシュメモリと中央
処理装置間のデータ転送速度も３ＭＢ／Ｓであり、デー
タ転送速度に関しては高速化がなされていなかった。な
おこの種の装置として関連するものには例えば特開昭５
６−１６２５６号がある。
上記技術はデータ転送の高速化に関しては考慮されてお
らず、電子計算機システムの性能向上にも限度があった
。
らず、電子計算機システムの性能向上にも限度があった
。
本発明の目的は中央処理装置と制御装置を経由してキャ
ッシュメモリとの間で行われるデータ転送については高
速転送を行うことにより電子計算機システムの性能向上
を図るところにある。
ッシュメモリとの間で行われるデータ転送については高
速転送を行うことにより電子計算機システムの性能向上
を図るところにある。
上記目的は、中央処理装置と制御装置との間のデータ転
送のバス幅は１バイト幅であったものを中央処理装置と
制御装置を経由してキャッシュメモリ間でデータ転送を
行う場合には上記バス幅を２バイト幅で行うことにより
達成される。外部記憶装置の記録密度には限度があり、
例えばＤＫｔＪについては現在最高のデータ転送速度は
３ＭＢ／Ｓであり従って中央処理装置のチャネルと制御
装置との間の１バイト幅の最高速度も３ＭＢ／Ｓである
。一方キャッシュメモリは一般に高速アクセスの半導体
メモリから構成されているのでキャッシュメモリに対す
る読み書きのバス幅を広げる事によりデータ転送速度を
３ＭＢ／Ｓ以上に上げる事が可能である。チャネルと制
御装置間のデータ転送速度を上げる為には上記バス幅を
２バイト幅にする事により可能であり、３ＭＢ／Ｓに対
し６ＭＢ／Ｓが可能となる。
送のバス幅は１バイト幅であったものを中央処理装置と
制御装置を経由してキャッシュメモリ間でデータ転送を
行う場合には上記バス幅を２バイト幅で行うことにより
達成される。外部記憶装置の記録密度には限度があり、
例えばＤＫｔＪについては現在最高のデータ転送速度は
３ＭＢ／Ｓであり従って中央処理装置のチャネルと制御
装置との間の１バイト幅の最高速度も３ＭＢ／Ｓである
。一方キャッシュメモリは一般に高速アクセスの半導体
メモリから構成されているのでキャッシュメモリに対す
る読み書きのバス幅を広げる事によりデータ転送速度を
３ＭＢ／Ｓ以上に上げる事が可能である。チャネルと制
御装置間のデータ転送速度を上げる為には上記バス幅を
２バイト幅にする事により可能であり、３ＭＢ／Ｓに対
し６ＭＢ／Ｓが可能となる。
上記手段により、例えば外部記憶装置と中央処理装置間
のデータ転送は１バイト幅で３ Ｍ Ｂ ／ Ｓで行い
、中央処理装置と制御装置を介してキャッシュメモリと
の間のデータ転送は２バイト幅で６ＭＢ／Ｓとなり、キ
ャッシュメモリを装備する事によるアクセスタイムの低
減効果に加えデータ転送の高速化が可能となる。
のデータ転送は１バイト幅で３ Ｍ Ｂ ／ Ｓで行い
、中央処理装置と制御装置を介してキャッシュメモリと
の間のデータ転送は２バイト幅で６ＭＢ／Ｓとなり、キ
ャッシュメモリを装備する事によるアクセスタイムの低
減効果に加えデータ転送の高速化が可能となる。
以下、本発明の一実施例を第１図により説明する。本実
施例は外部記憶装置としてディスク装置（Ｄ Ｋ Ｕ）
の例について述べる。中央処理装置１０は、ＤＫＵ６０
に対してＲｅａｄコマンドやＷｒｉｔｅコマンドを発行
し、ＤＫＵ６０に記録されているデータを読取り、ある
いはＤＫＵ６０へのデータの書込みを行う。制御装置（
ＤＫＣ）３０は中央処理装置１０から発行されるコマン
ドを解読し、ＤＫＵ６０の制御を行うと同時にデータ転
送の制御を行う。第１図はＤＫＣ３０の内部ブロック構
造をも示している。ここで３１はマイクロプロセッサで
ありＤＫＣ３０の全体の制御を行っている。
施例は外部記憶装置としてディスク装置（Ｄ Ｋ Ｕ）
の例について述べる。中央処理装置１０は、ＤＫＵ６０
に対してＲｅａｄコマンドやＷｒｉｔｅコマンドを発行
し、ＤＫＵ６０に記録されているデータを読取り、ある
いはＤＫＵ６０へのデータの書込みを行う。制御装置（
ＤＫＣ）３０は中央処理装置１０から発行されるコマン
ドを解読し、ＤＫＵ６０の制御を行うと同時にデータ転
送の制御を行う。第１図はＤＫＣ３０の内部ブロック構
造をも示している。ここで３１はマイクロプロセッサで
ありＤＫＣ３０の全体の制御を行っている。
３３はキャッシュメモリであり半導体メモリにより構成
されている。３２はディレクトリメモリでりあり、キャ
ッシュメモリ３３内に格納しているデータに関する情報
、即ちＤＫＵ６０のアドレス番号、シリンダ番号、ヘッ
ド番号等について記憶しており、半導体メモリにより構
成されている。
されている。３２はディレクトリメモリでりあり、キャ
ッシュメモリ３３内に格納しているデータに関する情報
、即ちＤＫＵ６０のアドレス番号、シリンダ番号、ヘッ
ド番号等について記憶しており、半導体メモリにより構
成されている。
３４はデータ転送制御部であり、中央処理装置１０とＤ
ＫＵ６０間あるいはキャッシュメモリ３３間のデータ転
送をＤＫＣ３０を介して行うときＤＫＣ３０の内部を制
御しデータ転送を実行する。次にデータ転送を行うとき
のデータの流れについて説明する。中央処理袋Ｎ４２と
ＤＫＣ３０間はバス４２で接続され、ＤＫＣ３０とＤＫ
Ｕ６０間はバス４３で接続されている。更にキャッシュ
メモリ３３からは、中央処理装置１０に対してはバス４
１がＤＫＵ６０に対してはバス４０が出ている。これら
のバス間を接続する為に切替回路（スイッチ）３５およ
び３６があり各々データ転送制御部３４からの制御線３
７．３８により制御されている。以下データ転送の３通
りのモードについてバスとスイッチの組合せを明らかに
する。
ＫＵ６０間あるいはキャッシュメモリ３３間のデータ転
送をＤＫＣ３０を介して行うときＤＫＣ３０の内部を制
御しデータ転送を実行する。次にデータ転送を行うとき
のデータの流れについて説明する。中央処理袋Ｎ４２と
ＤＫＣ３０間はバス４２で接続され、ＤＫＣ３０とＤＫ
Ｕ６０間はバス４３で接続されている。更にキャッシュ
メモリ３３からは、中央処理装置１０に対してはバス４
１がＤＫＵ６０に対してはバス４０が出ている。これら
のバス間を接続する為に切替回路（スイッチ）３５およ
び３６があり各々データ転送制御部３４からの制御線３
７．３８により制御されている。以下データ転送の３通
りのモードについてバスとスイッチの組合せを明らかに
する。
（１） 中央処理装置１ｏとＤＫＵ６０間のＲｅａｄ／
ｒｉｔｅ この場合キャッシュメモリ３３はデータ転送に介在しな
い。スイッチ３５はＡ−Ｃ間に倒れ、スインチ３６はＸ
−Ｚに倒れる事によりバス４２とバス４３が接続される
。このデータ転送モードはキャッシュメモリ内に所定の
データが無い場合に実行される。
ｒｉｔｅ この場合キャッシュメモリ３３はデータ転送に介在しな
い。スイッチ３５はＡ−Ｃ間に倒れ、スインチ３６はＸ
−Ｚに倒れる事によりバス４２とバス４３が接続される
。このデータ転送モードはキャッシュメモリ内に所定の
データが無い場合に実行される。
（２）中央処理装置１ｏとキャッシュメモリ３３間のＲ
ｅａｄ ／ Ｗｒｉｔｅスイッチ３５がＡ−Ｂ間に倒れ
、バス４２とバス４１が接続される。キャッシュメモリ
３３に中央処理装置１ｏが要求しているデータがあるな
らばキャッシュメモリ３３がら該データが読出され、中
央処理装置１０へ転送されるし。
ｅａｄ ／ Ｗｒｉｔｅスイッチ３５がＡ−Ｂ間に倒れ
、バス４２とバス４１が接続される。キャッシュメモリ
３３に中央処理装置１ｏが要求しているデータがあるな
らばキャッシュメモリ３３がら該データが読出され、中
央処理装置１０へ転送されるし。
Ｗｒｉｔｅの場合、書込むべきデータブロックがキャッ
シュメモリ３３内にあるならば中央処理装置１０からキ
ャッシュメモリ３３へ１ｉｌｒｉｔｅデータが転送され
る。上記特定のデータブロックがキャッシュメモリ３３
に存在するか否かはディレクトリメモリ３２内に記憶さ
れているＤＫＵアドレス。
シュメモリ３３内にあるならば中央処理装置１０からキ
ャッシュメモリ３３へ１ｉｌｒｉｔｅデータが転送され
る。上記特定のデータブロックがキャッシュメモリ３３
に存在するか否かはディレクトリメモリ３２内に記憶さ
れているＤＫＵアドレス。
シリンダ番号、ヘッド番号、レコード番号を参照する事
により判定可能である。尚、Ｗｒｉｔｅの場合無条件に
キャッシュメモリ３３に一旦書込んだ後。
により判定可能である。尚、Ｗｒｉｔｅの場合無条件に
キャッシュメモリ３３に一旦書込んだ後。
キャッシュメモリ３３からＤＫＵ６０へ書込む方式もあ
る。
る。
（３） キャッシュメモリ３３とＤＫＵ６０間のデータ
転送 スイッチ３６がＸ−７間に倒れる事によりバス４０とバ
ス４３が接続される。この転送モードは、例えばキャッ
シュメモリ３３内に記憶しているデータが中央処理装置
１０からのＷｒｉｔｅコマンドによって書替えられた後
、ＤＫＵ６０内の該当するレコードも同様に書替える必
要があり、この場合はキャッシュメモリ３３からＤＫＵ
６０ヘデータが転送される。又、ＤＫＵ６０から中央処
理装置１０へＲｅａｄコマンドによりデータ転送が行れ
た後、次の複数のデータブロックも近い将来使用される
確率が高いと判断し、該複数データブロックをキャッシ
ュメモリ３３に記憶する事が性能向上の一手法として行
われるが、この場合にはＤＫＵ６０からキャッシュメモ
リ３３ヘデータが転送される。
転送 スイッチ３６がＸ−７間に倒れる事によりバス４０とバ
ス４３が接続される。この転送モードは、例えばキャッ
シュメモリ３３内に記憶しているデータが中央処理装置
１０からのＷｒｉｔｅコマンドによって書替えられた後
、ＤＫＵ６０内の該当するレコードも同様に書替える必
要があり、この場合はキャッシュメモリ３３からＤＫＵ
６０ヘデータが転送される。又、ＤＫＵ６０から中央処
理装置１０へＲｅａｄコマンドによりデータ転送が行れ
た後、次の複数のデータブロックも近い将来使用される
確率が高いと判断し、該複数データブロックをキャッシ
ュメモリ３３に記憶する事が性能向上の一手法として行
われるが、この場合にはＤＫＵ６０からキャッシュメモ
リ３３ヘデータが転送される。
以上の如くバス４０〜４３がスイッチ３５゜３６によっ
て接続される。本発明によればキャッシュメモリ３３と
中央処理装置１０との間のデータ転送を２バイト幅で行
い、高速データ転送が可能となる。即ち、バス４１とバ
ス４２が接続されている時は２バイト幅で動作する。こ
の動作について第２図にて説明する。ここでバス４１と
４２は各々４１−１．４１−２．４２−１．４２−２と
２バイトで表現される。２バイト転送を行わない時は４
２−２はＢＵＳ ＯＵＴ （中央処１ｉｉ１０からＤ
ＫＣ３０へ）として、４２−１はＢＵＳ ＩＮ （Ｄ
ＫＣ３０から中央処理装置１０へ）として動作する。本
発明の特徴は各々のバスを双方向として動作させる事に
より２バイト幅のバス幅を実現した所にある。バス４２
−１．４２−２は中央処理装置１０内および、ＤＫＣ３
０内に駆動回路１５．１７，５３．５５を持ち、更に受
信回路１４，１６，５４，５６を持つ、駆動回路。
て接続される。本発明によればキャッシュメモリ３３と
中央処理装置１０との間のデータ転送を２バイト幅で行
い、高速データ転送が可能となる。即ち、バス４１とバ
ス４２が接続されている時は２バイト幅で動作する。こ
の動作について第２図にて説明する。ここでバス４１と
４２は各々４１−１．４１−２．４２−１．４２−２と
２バイトで表現される。２バイト転送を行わない時は４
２−２はＢＵＳ ＯＵＴ （中央処１ｉｉ１０からＤ
ＫＣ３０へ）として、４２−１はＢＵＳ ＩＮ （Ｄ
ＫＣ３０から中央処理装置１０へ）として動作する。本
発明の特徴は各々のバスを双方向として動作させる事に
より２バイト幅のバス幅を実現した所にある。バス４２
−１．４２−２は中央処理装置１０内および、ＤＫＣ３
０内に駆動回路１５．１７，５３．５５を持ち、更に受
信回路１４，１６，５４，５６を持つ、駆動回路。
受信回路共にＥ端子がｔｌｉｇｈレベルになると能動状
態となり、Ｌｏｗレベルでは非動作状態となる。チャネ
ル制御部１１は中央処理装置１０内のデータ転送を制御
する。チャネル制御部１１は、データ転送がＲｅａｄコ
マンドによって実行されているのか又はＷｒｉｔｅコマ
ンドによって実行されているのかによって各々Ｒｅａｄ
信号、 Ｗｒｉｔｅ信号を１′１”とする。
態となり、Ｌｏｗレベルでは非動作状態となる。チャネ
ル制御部１１は中央処理装置１０内のデータ転送を制御
する。チャネル制御部１１は、データ転送がＲｅａｄコ
マンドによって実行されているのか又はＷｒｉｔｅコマ
ンドによって実行されているのかによって各々Ｒｅａｄ
信号、 Ｗｒｉｔｅ信号を１′１”とする。
ＤＫＣ３０内のデータ転送制御部３４も同じくＲｅａｄ
信号、あるいはＷｒｉｔｅ信号を１１１１＋とする。更
にデータ転送制御部３４は、キャッシュメモリ３３と中
央処理装置間のデータ転送の場合に限りキャッシュアク
セス信号５０をｕ １１３とする。このキャッシュアク
セス信号５０はＡＮＤ回路５１゜５２の一方の入力とな
り、更に中央処理装置１゜へ送られてＡＮＤ回路１２．
１３の一方の入力となる。又、Ｒｅａｄ信号はＡＮＤ回
路５１．１２のもう一方の入力となりＷｒｉｔｅ信号は
ＡＮＤ回路５２゜１３のもう一方の入力となる。キャッ
シュメモリ３３を使用しないデータ転送ではキャッシュ
アクセス信号５０がＩＩ ＯＩＩとなる為、ＡＮＤ回路
の正出力は“Ｏ”、負出力（否定出力）は“１″となる
ので、駆動回路１５，５５．受信回路１６．５４が能動
状態となりバス４２−２はＢＵＳ ＯＵＴとして、バス
４２−１はＢＵＳ ＩＮとして動作する。キャッシュ
メモリ３３を用いた中央処理装置とのデ−夕転送ではキ
ャッシュアクセス信号５ｏが″１″トナリ、ｆ（ｅａｄ
コマンド実行の時にはＲｅａｄ信号がＩｔ Ｉ Ｉｔと
なる為駆動回路５３．５５が共に能動状態。
信号、あるいはＷｒｉｔｅ信号を１１１１＋とする。更
にデータ転送制御部３４は、キャッシュメモリ３３と中
央処理装置間のデータ転送の場合に限りキャッシュアク
セス信号５０をｕ １１３とする。このキャッシュアク
セス信号５０はＡＮＤ回路５１゜５２の一方の入力とな
り、更に中央処理装置１゜へ送られてＡＮＤ回路１２．
１３の一方の入力となる。又、Ｒｅａｄ信号はＡＮＤ回
路５１．１２のもう一方の入力となりＷｒｉｔｅ信号は
ＡＮＤ回路５２゜１３のもう一方の入力となる。キャッ
シュメモリ３３を使用しないデータ転送ではキャッシュ
アクセス信号５０がＩＩ ＯＩＩとなる為、ＡＮＤ回路
の正出力は“Ｏ”、負出力（否定出力）は“１″となる
ので、駆動回路１５，５５．受信回路１６．５４が能動
状態となりバス４２−２はＢＵＳ ＯＵＴとして、バス
４２−１はＢＵＳ ＩＮとして動作する。キャッシュ
メモリ３３を用いた中央処理装置とのデ−夕転送ではキ
ャッシュアクセス信号５ｏが″１″トナリ、ｆ（ｅａｄ
コマンド実行の時にはＲｅａｄ信号がＩｔ Ｉ Ｉｔと
なる為駆動回路５３．５５が共に能動状態。
受信回路１４．１６が共に能動状態となるので２バイト
幅のデータ転送が可能である。又Ｗｒｉｔｅコマンド実
行の場合には＋ Ｗｒｉｔｅ信号が“１ｎとなり。
幅のデータ転送が可能である。又Ｗｒｉｔｅコマンド実
行の場合には＋ Ｗｒｉｔｅ信号が“１ｎとなり。
駆動回路１５．１７が、受信回路５４．５６が能動状態
となるので同じく２バイト幅のデータ転送が可能である
。従って１バイト幅でのデータ転送速度の最高が ３Ｍ
Ｂ／Ｓであっても、キャッシュメモリ３３とのデータ転
送の場合には２バイト幅となり、６ＭＢ／Ｓの最高速度
が実現できることになる。
となるので同じく２バイト幅のデータ転送が可能である
。従って１バイト幅でのデータ転送速度の最高が ３Ｍ
Ｂ／Ｓであっても、キャッシュメモリ３３とのデータ転
送の場合には２バイト幅となり、６ＭＢ／Ｓの最高速度
が実現できることになる。
本発明によれば、キャッシュメモリとのデータ転送が２
バイト幅で実行可能となるので高速のデータ転送が可能
となり電子計算機システムの性能を向上させる事が可能
である。
バイト幅で実行可能となるので高速のデータ転送が可能
となり電子計算機システムの性能を向上させる事が可能
である。
第１図は本発明の一実施例のキャッシュメモリを装備し
た制御装置のブロック図、第２図は、２バイト幅転送を
可能とするバス駆動・受信回路図である。 １０・・・中央処理装置、３０・・・ＤＫＣ，３１・・
・マイクロプロセッサ、３２・・・ディレクトリメモリ
。 ３３・・・キャッシュメモリ、３４・・・データ転送制
御部、３５・・・スイッチ、３６・・・スイッチ、６０
・・・ＤＫＵ、１１・・・チャネルデータ転送制御部、
１４・・・受信回路、１５・・・駆動回路、１６・・・
受信回路。 １７・・・駆動回路、５３・・・駆動回路、５４・・・
受信回路、５５・・・駆動回路、５６・・・受信回路。
た制御装置のブロック図、第２図は、２バイト幅転送を
可能とするバス駆動・受信回路図である。 １０・・・中央処理装置、３０・・・ＤＫＣ，３１・・
・マイクロプロセッサ、３２・・・ディレクトリメモリ
。 ３３・・・キャッシュメモリ、３４・・・データ転送制
御部、３５・・・スイッチ、３６・・・スイッチ、６０
・・・ＤＫＵ、１１・・・チャネルデータ転送制御部、
１４・・・受信回路、１５・・・駆動回路、１６・・・
受信回路。 １７・・・駆動回路、５３・・・駆動回路、５４・・・
受信回路、５５・・・駆動回路、５６・・・受信回路。
Claims (1)
- １、電子計算機システム内で、中央処理装置と、外部記
憶装置との間にあり、データ転送等を制御する制御装置
であって、該制御装置はキャッシュメモリを装備してお
り、中央処理装置から使用される頻度の高いデータを前
記キャッシュメモリに記憶し、使用頻度の低いデータは
キャッシュメモリから除去する機能を有することを特徴
とする制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62249764A JPH0193849A (ja) | 1987-10-05 | 1987-10-05 | 制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62249764A JPH0193849A (ja) | 1987-10-05 | 1987-10-05 | 制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0193849A true JPH0193849A (ja) | 1989-04-12 |
Family
ID=17197882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62249764A Pending JPH0193849A (ja) | 1987-10-05 | 1987-10-05 | 制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0193849A (ja) |
-
1987
- 1987-10-05 JP JP62249764A patent/JPH0193849A/ja active Pending
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