JPH0877066A - フラッシュメモリコントローラ - Google Patents

フラッシュメモリコントローラ

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JPH0877066A
JPH0877066A JP6207039A JP20703994A JPH0877066A JP H0877066 A JPH0877066 A JP H0877066A JP 6207039 A JP6207039 A JP 6207039A JP 20703994 A JP20703994 A JP 20703994A JP H0877066 A JPH0877066 A JP H0877066A
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Yuji Kakinuma
裕二 柿沼
Yukio Terasaki
幸夫 寺崎
Hiroshi Karibe
浩 苅部
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TDK Corp
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Abstract

(57)【要約】 【目的】 本発明はフラッシュメモリコントローラに関
し、フラッシュメモリに対するデータの書き込み／読み
出し速度を高速化し、スループットを向上させることを
目的とする。 【構成】 下位データ用フラッシュメモリ２０、及び上
位データ用フラッシュメモリ２１に対する書き込みデー
タ、及び読み出しデータの通過するデータバスを下位デ
ータバス２７と上位データバス２８からなる２系統のデ
ータバスで構成し、２系統のデータバスを同時に制御し
て、２個のフラッシュメモリを同時にアクセス制御する
フラッシュメモリシーケンサー１０を設けた。また、フ
ラッシュメモリコントローラ２には、２系統のデータバ
スに、それぞれ転送データを一時格納するバッファメモ
リ２２、２３を設けた。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、フラッシュメモリを記
憶媒体としたフラッシュメモリカード、或いは、フラッ
シュメモリを記憶媒体とした外部記憶装置等に利用され
るフラッシュメモリコントローラに関する。
【０００２】
【従来の技術】図３は、従来のフラッシュメモリコント
ローラを示した図である。図３中、１はホスト（ホスト
コンピュータ）、２はフラッシュメモリコントローラ、
３はバッファメモリ（例えば、Ｓ−ＲＡＭ）、４はフラ
ッシュメモリ、６はバッファメモリマネジャー、７はフ
ラッシュメモリフォーマット制御部、８はホストマルチ
プレクサ、９はバッファメモリマルチプレクサ、１０は
フラッシュメモリシーケンサー、１２はＥＣＣ処理部を
示す。
【０００３】§１：フラッシュメモリコントローラの概
要説明 従来、フラッシュメモリを記憶媒体としたフラッシュメ
モリカード、或いはフラッシュメモリを記憶媒体とした
外部記憶装置が知られていた。これらのフラッシュメモ
リカード、或いは外部記憶装置には、記憶媒体であるフ
ラッシュメモリを制御するため、フラッシュメモリコン
トローラが使用されている。
【０００４】前記フラッシュメモリコントローラは、ホ
ストからの指示によりフラッシュメモリへのデータの書
き込み／読み出し制御を行う。この場合、フラッシュメ
モリコントローラでは、ハードディスクコントローラと
同様にデータの転送制御を行って、フラッシュメモリへ
のデータの書き込み／読み出しを行う。
【０００５】このため、フラッシュメモリコントローラ
には外付けのバッファメモリを備え、このバッファメモ
リを経由してフラッシュメモリへのデータの書き込み／
読み出しを行っている。
【０００６】例えば、フラッシュメモリへのデータの書
き込み時には、フラッシュメモリコントローラでは次の
ように制御を行う。先ず、ホストから転送されたデータ
をバッファメモリへ転送して蓄える。その後、バッファ
メモリに蓄えたデータを読み出してフォーマット処理し
た後、フラッシュメモリへ転送することで、フラッシュ
メモリへの書き込みを行う（ハードディスクコントロー
ラと同じ経路でデータ転送する）。
【０００７】§２：従来例におけるフラッシュメモリコ
ントローラの構成の説明・・・図３参照 図３に示したように、フラッシュメモリコントローラ２
には、バッファメモリ３と、フラッシュメモリ４が外付
けされている。また、フラッシュメモリコントローラ２
はホスト（例えば、パソコン）１に接続する。
【０００８】また、フラッシュメモリコントローラ２に
は、ホストインターフェース制御部５と、バッファメモ
リマネジャー６と、フラッシュメモリフォーマット制御
部７が設けてある。
【０００９】そして、前記ホストインターフェース制御
部５にはホストバスマルチプレクサ８が設けてあり、バ
ッファメモリマネジャー６にはバッファメモリマルチプ
レクサ９が設けてある。また、フラッシュメモリフォー
マット制御部７には、フラッシュメモリシーケンサ１０
と、ＥＣＣ処理部１２が設けてある。
【００１０】前記ホストインターフェース制御部５は、
ホスト１とデータ転送を行うための制御信号のやり取り
を行うが、この場合、ホストバスマルチプレクサ８が、
１６ビットで入出力されたデータバスを、フラッシュメ
モリコントローラ２内の８ビットバス（以下「第１次バ
ス」と記す）に時分割転送する。
【００１１】前記フラッシュメモリフォーマット制御部
７は、フラッシュメモリ４とデータ転送を行うための制
御信号のやり取りを行うが、この場合、フラッシュメモ
リシーケンサー１０が、フラッシュメモリ４の書き込み
や、読み出しのアクセス手順の制御を行う。
【００１２】また、フラッシュメモリフォーマット制御
部７は、８ビットデータ端子を持つフラッシュメモリ４
と、フラッシュメモリコントローラ２内の８ビットバス
（以下「２次バス」と記す）との間でデータ転送を行
う。
【００１３】前記バッファメモリマネジャー６は、前記
第１次バスと第２次バスのアクセスに対して、時分割に
よる切替え方式を採用し、それらのバスとバッファメモ
リ３を結びつける役目を果している。
【００１４】§３：フラッシュメモリコントローラの動
作説明 前記のように、フラッシュメモリコントローラ２では、
ハードディスクコントローラと同様に、外付けのバッフ
ァメモリ３を持ち、このバッファメモリ３を経由してフ
ラッシュメモリ４へのデータ転送を行っている。
【００１５】データ転送の流れは、例えば、転送速度の
差により次の２つに分けられる。第１のデータ転送の流
れは、第１次バスそのものに流れるデータ転送の流れで
あり、片方の終端がホスト１なので、ホストに合わせた
データ転送速度を持つことになる。
【００１６】第２のデータ転送の流れは、第２次バスそ
のものに流れるデータ転送の流れであり、片方の終端が
フラッシュメモリ４なので、フラッシュメモリ４の書き
込み／読み出しアクセスに合わせたデータ転送速度を持
つことになる。
【００１７】現在の所、フラッシュメモリのデータ転送
速度はまだまだ遅く、第２次バスのデータ転送速度の方
が、第１次バスのデータ転送速度に比べて遅い。フラッ
シュメモリのデータ書き込みには、コマンド値とアドレ
ス値の送信や、ステータス値の読み取り等のため、バス
が占有されたり、読み出し、書き込み、或いは消去は内
部の動作実行を知らせるためのビジィ状態があり、これ
も大きく遅延となるため、データ転送速度が遅くなる原
因である。
【００１８】前記バッファメモリ３は、異なるデー転送
速度を持つ転送機構との間にあり、時間的な緩衝機構で
もある。ホストから転送されたデータは、前記バッファ
メモリ３が受け皿となるため、一括して全て受けるか
ら、少なくとも、複数セクタ分のデータは受けられるの
で、見かけ上のスループットは向上する。
【００１９】
【発明が解決しようとする課題】前記のような従来のも
のにおいては、次のような課題があった。 (1) ：従来のフラッシュメモリコントローラは、外付け
のバッファメモリを備えることにより、ホストから転送
されるデータを一括、または複数セクタ分受け取ること
が可能であるから、スループットは向上する。しかし、
そのバッファメモリの容量が小さいと、その効果も少な
くなる。
【００２０】また、ホストの発行した命令が書き込み命
令の場合、ホストから転送された書き込みデータをバッ
ファメモリに一時的に蓄え、前記蓄えたバッファメモリ
のデータは、次に読み出されて目的のフラッシュメモリ
（記憶媒体）に記録される。この場合、書き込みデータ
をバッファメモリに蓄えた後、該バッファメモリから読
み出してフラッシュメモリへ転送するに要する時間もあ
る程度かかる（０ではない）。
【００２１】また、前記バッファメモリに対するデータ
の通過時間だけでも、ライトアクセスと、リードアクセ
スの２つのサイクルがあるから、バッファメモリのアク
セス速度の２倍以上はかかる。従って、フラッシュメモ
リへの書き込み時間が長くなる。
【００２２】(2) ：ホストインターフェース制御部の中
のホストマルチプレクサの機能により、ホストから１６
ビット並列に入力するデータを、時分割で８ビットずつ
切り分けて第１次バスへ転送している。
【００２３】このため、ホストとのデータ転送速度の２
倍の速さで第１次バスにデータ転送を行い、バッファメ
モリマネジャーを経由して、同じく２倍の速度でバッフ
ァメモリに書き込まれる。また、フラッシュメモリフォ
ーマット制御部の中の誤り訂正機構（オンザフライ）が
優先してバッファメモリに割り入ってアクセスすること
が求められている。
【００２４】このように、バッファメモリは、誤り訂正
機構のアクセス、ホストインターフェース制御部からの
上位、下位バイトのアクセス、フラッシュメモリ書き込
み用データのアクセス等を受けるため、アクセス頻度は
非常に高くなり、全て時分割処理することで実現してい
る。
【００２５】前記のような構造を持つフラッシュメモリ
コントローラは、バッファメモリのアクセスを仮に１と
すれば、前記の時分割処理の影響で、ホストとのアクセ
ス速度は、例えば、５となってしまう。
【００２６】１例をあげれば、１００ｎＳのアクセス速
度を持つスタテックＲＡＭをバッファメモリに使用した
とすれば、ホストとのアクセス速度は５００ｎＳとなっ
てしまう。このように、従来のフラッシュメモリコント
ローラでは、フラッシュメモリへのアクセス速度が遅
い。
【００２７】(3) ：データの読み取り／書き込み速度の
速い装置を実現しようとすれば、記録速度の速いフラッ
シュメモリを使用することも重要であるが、それに加え
て大容量で、かつアクセス速度の速いキャッシュメモリ
をバッファメモリに使用することである。
【００２８】しかし、一般に市販されている高速キャッ
シュメモリは、容量も小さく、コストも非常に高い。ま
た、消費電力も大きく、使用に適しない。本発明は、こ
のような従来の課題を解決し、フラッシュメモリに対す
るデータの書き込み／読み出し速度を高速化し、スルー
プットを向上させることを目的とする。
【００２９】
【課題を解決するための手段】本発明は前記の目的を達
成するため、フラッシュメモリに対するデータの書き込
み／読み出し制御を行うフラッシュメモリコントローラ
において、フラッシュメモリに対する書き込みデータ、
及び読み出しデータの通過するデータバスを２系統のデ
ータバス（下位データバス、及び上位データバス）で構
成すると共に、前記２系統のデータバスを同時に制御し
て、２個のフラッシュメモリを同時にアクセス制御する
フラッシュメモリシーケンサーを設けた。
【００３０】また、前記フラッシュメモリコントローラ
には、前記２系統のデータバスに、それぞれ転送データ
を一時格納するためのバッファメモリを設けた。
【００３１】
【作用】前記構成に基づく本発明の作用を説明する。ホ
ストとフラッシュメモリとの間のデータ転送は、例え
ば、１６ビット並列データで転送されるが、フラッシュ
メモリコントローラ内では１６ビット並列データを、下
位８ビットのデータと、上位８ビットのデータに分けて
同時に転送する。
【００３２】フラッシュメモリへのデータの書き込み時
には、ホストから転送される書き込みデータは、１６ビ
ット並列データとしてフラッシュメモリコントローラへ
転送される。そして、フラッシュメモリコントローラ内
では、ホストから転送された１６ビット並列データを、
それぞれ２つのバッファメモリに８ビットずつに分けて
格納する。
【００３３】その後、前記バッファメモリに格納された
データは、２系統のデータバスを通り、２個のフラッシ
ュメモリへ同時に転送されて書き込みが行われる。ま
た、フラッシュメモリからデータを読み出す場合は、前
記の書き込み時とは逆の経路でバッファメモリへ転送さ
れる。その後、前記２つのバッファメモリのデータはホ
ストへ転送される。
【００３４】このように、８ビットのデータ線を持つフ
ラッシュメモリならば、２個同時にアクセスすることが
できる。この場合、フラッシュメモリへのアクセスは、
フラッシュメモリ制御手段により制御が行われる。
【００３５】以上のように、フラッシュメモリコントロ
ーラ内部のデータバスを２系統で構成すると共に、従
来、外付けしていたバッファメモリを廃止し、フラッシ
ュメモリコントローラ内部に２組のバッファメモリを設
けたので、ホストから入力する並列データ（例えば１６
ビット）をそのまま受け入れることができる。
【００３６】また、ホストへ出力するデータも前記並列
データ（例えば、１６ビット）としてそのまま出力する
ことができる。従って、転送データの変換処理も不要で
あり、フラッシュメモリに対するリード／ライト処理の
高速化が達成できる。
【００３７】更に、ホストから転送されたデータは、フ
ラッシュメモリコントローラの内部に設けたバッファメ
モリに一時格納するので、このバッファメモリが転送デ
ータの受け皿となり、スループットが向上する。
【００３８】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１、図２は、本発明の実施例を示した図であ
る。図２、図３中、１はホスト（ホストコンピュー
タ）、２はフラッシュメモリコントローラ、７はフラッ
シュメモリフォーマット制御部、１０はフラッシュメモ
リシーケンサー、１２はＥＣＣ処理部、２０は下位デー
タ用フラッシュメモリ、２１は上位データ用フラッシュ
メモリ、２２、２３はバッファメモリ、２５は下位デー
タバス、２６は上位データバス、２７は下位データバ
ス、２８は上位データバス、３０はアドレスバッファ、
３１、３２は比較器、３３はＡＮＤゲート、３５はアド
レス値伝送用ゲート、３６はコマンド値転送用ゲート、
３７は下位伝送用ゲート、３８は上位伝送用ゲート、４
０は下位ステータス取り込み用ゲート、４３はアドレス
値伝送線、４４はコマンド値伝送線、４５、４６はステ
ータス値取り込み線、４７はステータス比較値伝送線、
５０は判断子、５１はカウンター、５２はシーケンサー
ＲＡＭ、５３はマイクロ命令用デコーダーを示す。
【００３９】§１：実施例の装置構成の説明・・・図１
参照 図１は実施例の装置構成図である。本実施例は、フラッ
シュメモリとしてＮＡＮＤ型フラッシュメモリを使用
し、このフラッシュメモリのライト／リード（書き込み
／読み出し）をフラッシュメモリコントローラにより制
御する装置の例である。
【００４０】図１に示したように、フラッシュメモリコ
ントローラ２には、下位データ用フラッシュメモリ２０
と、上位データ用フラッシュメモリ２１からなる２系統
のフラッシュメモリが外付けされている。また、フラッ
シュメモリコントローラ２はホスト（例えば、パソコ
ン）に接続して使用する。
【００４１】前記下位データ用フラッシュメモリ２０、
及び上位データ用フラッシュメモリ２１（この例では８
ビット構成）は、それぞれ複数個のフラッシュメモリ
（フラッシュメモリ群）で構成されており、別々にリー
ド／ライトが行われる。
【００４２】なお、ＮＡＮＤ型フラッシュメモリは、ア
ドレス端子を持たず、データ端子にアドレス３バイトを
書き込むことで内部メモリに記憶領域を選び出す方式を
採用している。
【００４３】前記フラッシュメモリコントローラ２に
は、ホストインターフェース制御部５と、フラッシュメ
モリフォーマット制御部７等が設けてある。そして、フ
ラッシュメモリフォーマット制御部７には、フラッシュ
メモリシーケンサー１０、下位データバス２７、上位デ
ータバス２８、バッファメモリ（ホスト用のバッファメ
モリ）２２、２３、ＥＣＣ処理部１２等が設けてある。
【００４４】なお、フラッシュメモリコントローラ２に
は、内部の各種制御を行うＭＰＵ（マイクロプロセッ
サ）が設けてあるが、図示省略してある。前記各部の機
能等は次の通りである。
【００４５】(1) ：ホストインターフェース制御部５
は、ホスト１との間で制御信号のやり取りを行うもので
あり、従来のハードディスク装置と互換性のある動作を
行うものである。
【００４６】(2) ：下位データバス２７は、ホスト１か
ら転送された１６ビット並列データの内、下位８ビット
のデータを転送するデータバスである。 (3) ：上位データバス２８は、ホスト１から転送された
１６ビット並列データの内、上位８ビットのデータを転
送するデータバスである。
【００４７】(4) ：バッファメモリ２２は、ホスト１か
ら転送された１６ビット並列データの内、下位８ビット
のデータを格納するもの（ホスト側のバッファメモリ）
である。なお、バッファメモリ２２は、フラッシュメモ
リフォーマット制御部７内の制御部（図示省略）により
書き込み／読み出し制御される。
【００４８】(5) ：バッファメモリ２３は、ホスト１か
ら転送された１６ビット並列データの内、上位８ビット
のデータを格納するもの（ホスト側のバッファメモリ）
である。なお、バッファメモリ２３は、フラッシュメモ
リフォーマット制御部７内の制御部（図示省略）により
書き込み／読み出し制御される。
【００４９】(6) ：ＥＣＣ処理部１２は、書き込み／読
み出しデータに対するＥＣＣ処理（ＥＣＣの符号化、及
び復号化処理）を行うものである。 (7) ：フラッシュメモリシーケンサー１０は、下位デー
タバス２７と上位データバス２８を同時に制御して、下
位データ用フラッシュメモリ２０と、上位データ用フラ
ッシュメモリ２１を同時にアクセス制御するものであ
る。
【００５０】§２：フラッシュメモリコントローラの動
作説明 前記フラッシュメモリコントローラの動作は次の通りで
ある。ホスト１と下位データ用フラッシュメモリ２０、
及び上位データ用フラッシュメモリ２１との間のデータ
転送は、１６ビット並列データで転送されるが、フラッ
シュメモリコントローラ２内では、前記１６ビット並列
データを下位８ビットのデータと、上位８ビットのデー
タに分けて同時に転送する。
【００５１】例えば、フラッシュメモリへのデータの書
き込み時には、ホスト１から転送される書き込みデータ
は、データバス２５（８ビット）、及びデータバス２６
（８ビット）を通り、１６ビットの並列データとしてフ
ラッシュメモリコントローラ２へ転送される。
【００５２】そして、フラッシュメモリコントローラ２
内では、前記ホスト１から転送された１６ビット並列デ
ータを、それぞれバッファメモリ２２と２３に８ビット
ずつに分けて格納する。この場合、ホスト１から転送さ
れた１６ビット並列データの内、下位８ビットのデータ
がバッファメモリ２２に格納され、上位８ビットのデー
タがバッファメモリ２３に格納される。
【００５３】その後、前記バッファメモリ２２に格納さ
れたデータは、下位データバス２７を通り、下位データ
用フラッシュメモリ２０へ転送されて書き込みが行われ
る。また、バッファメモリ２３に格納されたデータは、
上位データ用データバス２８を通り、上位データ用フラ
ッシュメモリ２１へ転送されて書き込みが行われる。
【００５４】下位データ用フラッシュメモリ２０、及び
上位データ用フラッシュメモリ２１からデータを読み出
す場合は、前記の書き込み時とは逆の経路で転送され
る。すなわち、下位データ用フラッシュメモリ２０から
読み出されたデータ（８ビット）は、下位データ用デー
タバス２７を通りバッファメモリ２２へ転送されて格納
され、上位データ用フラッシュメモリ２１から読み出さ
れたデータ（８ビット）は上位データバス２８を通りバ
ッファメモリ２３へ転送されて格納される。この場合、
下位データバス２７と上位データバス２８の転送データ
は同時に転送（１６ビットデータとして転送）される。
【００５５】その後、バッファメモリ２２、２３のデー
タはデータバス２５、２６を通りホスト１へ転送され
る。このように、８ビットのデータ線を持つフラッシュ
メモリならば、２個同時にアクセスすることができる。
【００５６】前記下位データ用フラッシュメモリ２０、
及び上位データ用フラッシュメモリ２１へのアクセス
は、フラッシュメモリシーケンサー１０により制御が行
われる。また、バッファメモリ２２、２３へのアクセス
制御は、フラッシュメモリフォーマット制御部７内の制
御部（図示省略）が行う。
【００５７】§３：フラッシュメモリフォーマット制御
部の詳細な説明・・図２参照 図２は図１の一部詳細図である。以下、図２に基づい
て、フラッシュメモリフォーマット制御部の一部を詳細
に説明する。
【００５８】前記フラッシュメモリフォーマット制御部
７には、前記構成の外、アドレスバッファ３０、ＡＮＤ
ゲート３３、比較器３１、３２、アドレス値伝送用ゲー
ト３５、コマンド値伝送用ゲート３６、下位伝送用ゲー
ト３７、上位伝送用ゲート３８、上位ステータス取り込
み用ゲート３９、下位ステータス取り込み用ゲート４
０、アドレス値伝送線４３、コマンド値伝送線４４、ス
テータス値取り込み線４６、ステータスの比較値伝送線
４７等が設けてある。
【００５９】フラッシュメモリシーケンサー１０には、
判断子５０、カウンター５１、シーケンサーＲＡＭ５
２、マイクロ命令用デコーダー５３が設けてある。ま
た、フラッシュメモリシーケンサー１０は、前記下位デ
ータ用フラッシュメモリ２０と上位データ用フラッシュ
メモリ２１を同時に制御するために、内部で各種の制御
信号、コマンド値、ステータスの比較値等を作成し、各
部へ出力するものである。
【００６０】前記アドレスバッファ３０は、ＭＰＵ（図
示省略）バスに接続されていて、該ＭＰＵから転送され
たアドレス（フラッシュメモリのアドレス）を一時格納
しておき、順次、フラッシュメモリへ転送するものであ
る。以下各部について詳細に説明する。
【００６１】(1) ：コマンド値伝送線４４は、フラッシ
ュメモリシーケンサー１０から出力されたコマンド値
を、コマンド値伝送用ゲート３６を介してフラッシュメ
モリへ転送するためのものであり、８ビット並列信号線
で構成される。なお、前記コマンド値はフラッシュメモ
リをアクセスするために必要なコマンド値である。
【００６２】また、アドレス値伝送線４３は、アドレス
バッファ３０から出力されたアドレス値を、アドレス値
伝送用ゲート４３を介してフラッシュメモリへ転送する
ためのものであり、８ビット並列信号線である。なお、
前記アドレス値はフラッシュメモリをアクセスするため
に必要なアドレス値である。
【００６３】そして、前記コマンド値、及びアドレス値
は、下位伝送用ゲート３７を介して下位データバス２７
へ転送されると共に、上位伝送用ゲート３８を介して上
位データバス２８へ転送される。
【００６４】その後、下位データバス２７へ転送された
コマンド値、及びアドレス値は、更に下位データ用フラ
ッシュメモリ２０へ転送され、上位データバス２８へ送
出されたコマンド値、及びアドレス値は、更に上位デー
タ用フラッシュメモリ２１へ転送される。なお、この例
では、データバス上でコマンド値とアドレス値が転送さ
れる。
【００６５】これらのコマンド値、及びアドレス値の転
送により下位データ用フラッシュメモリ２０、及び上位
データ用フラッシュメモリ２１が同時にアクセスされ
る。 (2) ：２組の比較器３１、３２は、フラッシュメモリシ
ーケンサー１０が下位データ用フラッシュメモリ２０と
上位データ用フラッシュメモリ２１のアクセス結果を知
るために、ステータス値の比較を行うものである。
【００６６】この場合、フラッシュメモリシーケンサー
１０からステータス比較器伝送線４７へ出力されたステ
ータスの比較値（リファレンス値）が、比較器３１、３
２の片方の入力端子に入力する。
【００６７】また、比較器３１の他方の入力端子には、
下位データバス２７からのステータス値が、下位ステー
タス取り込み用ゲート４０を介して入力し、比較器３２
の他方の入力端子には、上位データバス２８からのステ
ータス値が、上位ステータス取り込み用ゲート３９を介
して入力する。
【００６８】そして、前記比較器３１、３２では、前記
入力した２つのステータス値を比較し、両者が一致した
ら、例えばハイレベル信号１を出力し、それ以外の場合
はローレベル信号０を出力する。
【００６９】(3) ：ＡＮＤゲート３３では、前記２つの
比較器３１、３２の出力信号を入力して、その論理積信
号を出力する。従って、比較器３１での比較結果が一致
し、かつ比較器３２での比較結果が一致した場合には、
ＡＮＤゲート３３の出力はハイレベル１となり、この出
力信号は判断子５０へ送られる。
【００７０】判断子５０では、ＡＮＤゲート３３の出力
信号がハイレベル１の信号であれば、前記下位データ用
フラッシュメモリ２０、及び上位データ用フラッシュメ
モリ２１へのアクセスが成功したと判断する。しかし、
ＡＮＤゲート３３の出力がローレベル０であれば、前記
アクセスは成功しないと判断する。
【００７１】§４：フラッシュメモリシーケンサーの説
明 フラッシュメモリシーケンサー１０は、カウンター５
１、シーケンサーＲＡＭ５２、マイクロ命令用デコーダ
ー５３、判断子５０で構成されている。これらの各部に
より、下位データ用フラッシュメモリ２０、及び上位デ
ータ用フラッシュメモリ２１を制御するための制御信号
を作成して出力する。
【００７２】例えば、動作時には、カウンター５１のカ
ウント値は０であり、そのカウント値はシーケンサーＲ
ＡＭ５２のアドレス値となる。また、シーケンサーＲＡ
Ｍ５２のアドレス０には、フラッシュメモリのアクセス
手順の内、初期状態を作り出すマイクロコード（４バイ
ト）が格納されている。
【００７３】従って、カウンター５１からシーケンサー
ＲＡＭ５２に対して、アドレス０が送られると、シーケ
ンサーＲＡＭ５２から、アドレス０に格納されている前
記初期状態を作り出すマイクロコードが読み出され、マ
イクロ命令用デコーダー５３へ送られる。
【００７４】マイクロ命令用デコーダー５３では、シー
ケンサーＲＡＭ５２から送られたマイクロコードを基
に、各種の制御用信号、コマンド値、ステータスの比較
値等を作成して出力する。以下、同様にして、カウンタ
ー５１のカウント値をインクリメントしながら前記と同
様な動作を行う。
【００７５】（他の実施例）以上実施例について説明し
たが、本発明は次のようにしても実施可能である。 (1) ：前記実施例では、フラッシュメモリにＮＡＮＤ型
フラッシュメモリを使用しているが、他の同様なフラッ
シュメモリにも同様に実施可能である。
【００７６】(2) ：下位データバス、及び上位データバ
スのバス幅は、８ビットに限らず、１６ビットなど、任
意のバス幅で実施可能である。ただし、この場合、フラ
ッシュメモリのフォーマットに合わせることが必要であ
る。
【００７７】(3) ：前記実施例では、下位データバス、
及び上位データバスの１６ビット並列で実現している
が、データバスの数を増やすことにより、４つのデータ
バスで３２ビット並列や、８つのデータバスで６４ビッ
ト並列で実現可能である。
【００７８】
【発明の効果】以上説明したように、本発明によれば次
のような効果がある。 (1) ：フラッシュメモリコントローラ内に２系統のデー
タバスを設けると共に、従来、外付けしていたバッファ
メモリを廃止し、フラッシュメモリコントローラ内部に
２組のバッファメモリを設けたので、ホストから入力す
る１６ビット並列データ（実施例の場合）をそのまま受
け入れることができる。
【００７９】また、ホストへ出力するデータも１６ビッ
ト並列データとしてそのまま出力することができる。従
って、転送データの変換処理も不要であり、フラッシュ
メモリに対するリード／ライト処理の高速化が達成でき
る。
【００８０】(2) ：ホストから転送されたデータは、フ
ラッシュメモリコントローラの内部に設けたバッファメ
モリに一時格納するので、このバッファメモリが転送デ
ータの受け皿となり、スループットが向上する。
【００８１】(3) ：フラッシュメモリコントローラの内
部に、２系統のデータバス（下位データバス、及び上位
データバス）を設け、これらのバスを同時に制御してフ
ラッシュメモリへのアクセス制御を行うので、２つのフ
ラッシュメモリに対し、同時に書き込み／読み出しがで
きる。従って、フラッシュメモリに対する書き込み／読
み出し速度が高速化できる。
【００８２】(4) ：バッファ機能をフラッシュメモリコ
ントローラ内部のバッファメモリで実現したので、従来
のように外付けのバッファメモリに比べて、アクセス時
間が短縮できる。従って、フラッシュメモリの読み出し
のスループットが向上する。
【００８３】(5) ：フラッシュメモリコントローラの中
を１６ビット並列のデータバスを通すので、従来のよう
に時分割マルチプレクスされることもなくなる。その
分、フラッシュメモリの書き込み／読み出し速度が高速
化できる。
【図面の簡単な説明】
【図１】実施例の装置構成図である。
【図２】図１の一部詳細図である。
【図３】従来のフラッシュメモリコントローラを示した
図である。
【符号の説明】
１ ホスト ２ フラッシュメモリコントローラ ５ ホストインターフェース制御部 ７ フラッシュメモリフォーマット制御部 １０ フラッシュメモリシーケンサー ２０ 下位データ用フラッシュメモリ ２１ 上位データ用フラッシュメモリ ２２ バッファメモリ ２３ バッファメモリ ２７ 下位データバス ２８ 上位データバス

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 フラッシュメモリに対するデータの書き
    込み／読み出し制御を行うフラッシュメモリコントロー
    ラにおいて、 フラッシュメモリに対する書き込みデータ、及び読み出
    しデータの通過するデータバスを２系統のデータバスで
    構成すると共に、 前記２系統のデータバスを同時に制御して、２個のフラ
    ッシュメモリを同時にアクセス制御するフラッシュメモ
    リ制御手段を設けたことを特徴とするフラッシュメモリ
    コントローラ。
  2. 【請求項２】 フラッシュメモリコントローラ内部の前
    記２系統のデータバスに、それぞれ転送データを一時格
    納するためのバッファメモリを設けたことを特徴とする
    請求項１記載のフラッシュメモリコントローラ。
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