JPH0193932A - Ｄａ変換装置 - Google Patents
Ｄａ変換装置Info
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- JPH0193932A JPH0193932A JP25113087A JP25113087A JPH0193932A JP H0193932 A JPH0193932 A JP H0193932A JP 25113087 A JP25113087 A JP 25113087A JP 25113087 A JP25113087 A JP 25113087A JP H0193932 A JPH0193932 A JP H0193932A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタルオーディオ装置等に用いられる高
精度・高ビットのＤＡ変換装置に関する。
精度・高ビットのＤＡ変換装置に関する。
本発明はＤＡ変換装置に関し、隣接２電位を取出す第１
の抵抗ストリング型ＤＡ変換手段の出力を、それぞれバ
ッファ回路を介して第２の抵抗ストリング型ＤＡ変換手
段の基準電位に供給することにより、抵抗ストリングの
抵抗体の数を減らして、簡単な構成で高精度・高ビット
のＤＡ変換を行えるようにしたものである。
の抵抗ストリング型ＤＡ変換手段の出力を、それぞれバ
ッファ回路を介して第２の抵抗ストリング型ＤＡ変換手
段の基準電位に供給することにより、抵抗ストリングの
抵抗体の数を減らして、簡単な構成で高精度・高ビット
のＤＡ変換を行えるようにしたものである。
例えば高速データのＤＡ変換を行う装置としては、従来
からＲ−２Ｒ型、抵抗ラダー型等の装置が知られている
。ところがこれらの装置においては、回路を構成する抵
抗体の精度がＤＡ変換装置自体の精度に大きな影響を与
える構成となっており、高精度の抵抗体を得るために薄
膜抵抗やレーザートリミング等の余分なプロセスを設け
る必要が生じる。
からＲ−２Ｒ型、抵抗ラダー型等の装置が知られている
。ところがこれらの装置においては、回路を構成する抵
抗体の精度がＤＡ変換装置自体の精度に大きな影響を与
える構成となっており、高精度の抵抗体を得るために薄
膜抵抗やレーザートリミング等の余分なプロセスを設け
る必要が生じる。
またこの様なプロセスを必要としない高精度のＤＡＡ換
装置に、パルス幅変調方式あるいは積分方式のものがあ
るが、これらの装置ではサンプリング周波数を大幅に上
進る極めて高周波のクロック動作が必要とされ、仮に複
数基準電位を用いる等の工夫を行ったとしても、 Ｃ−
ＭＯ５回路等での実現は極めて困難であった。
装置に、パルス幅変調方式あるいは積分方式のものがあ
るが、これらの装置ではサンプリング周波数を大幅に上
進る極めて高周波のクロック動作が必要とされ、仮に複
数基準電位を用いる等の工夫を行ったとしても、 Ｃ−
ＭＯ５回路等での実現は極めて困難であった。
これに対していわゆる抵抗ストリング型のＤＡ変変装装
置ある。この装置は高速動作が可能であり、また分圧回
路を構成する抵抗体のばらつきが精度に与える影響が小
さいなどの利点を有している。
置ある。この装置は高速動作が可能であり、また分圧回
路を構成する抵抗体のばらつきが精度に与える影響が小
さいなどの利点を有している。
しかしながら上述の抵抗ストリング型のＤＡＡ換装置の
場合、Ｎビットの変換を行うためには２Ｎ個の抵抗体が
必要となり、例えば１６ビツトでは６５５３６ ＋［Ｉ
もの抵抗体が必要となって、事実上実現が不可能に近い
ものであった。
場合、Ｎビットの変換を行うためには２Ｎ個の抵抗体が
必要となり、例えば１６ビツトでは６５５３６ ＋［Ｉ
もの抵抗体が必要となって、事実上実現が不可能に近い
ものであった。
これに対してこの抵抗ストリング型に上述のパルス幅変
調方式を組合せて、それぞれのビア）数を減少させた装
置も提案（特開昭５７−２３３２１号公報参照）されて
いるが、この場合にも依然としてサンプリング周波数を
上進るクロック動作が必要とされ、回路の実現が困難で
あると共に、このような高周波のクロック信号を形成す
るための構成が別に必要になるなどの問題点があった。
調方式を組合せて、それぞれのビア）数を減少させた装
置も提案（特開昭５７−２３３２１号公報参照）されて
いるが、この場合にも依然としてサンプリング周波数を
上進るクロック動作が必要とされ、回路の実現が困難で
あると共に、このような高周波のクロック信号を形成す
るための構成が別に必要になるなどの問題点があった。
本出願はこのような点に鑑みてなされたものである。
本発明は、第１の抵抗ストリング（抵抗体（１））及び
この第１の抵抗ストリングから入力ディジタル信号（Ｄ
４〜Ｄ？）に対応した隣接２点の電位を取出すようにな
された第１のスイッチ回路（スイッチング素子（２）リ
ニアスイッチ（１１） ）がら成る少くとも１個の第１
のＤＡＡ換手段（１００）と、第２の抵抗ストリング（
抵抗体（１８））及びこの第２の抵抗ストリングから入
力ディジタル信号（Ｄｏ”Ｄ３）に対応した１点の電位
を取出すようになされた第２のスイッチ回路（スイッチ
ング素子（１６）リニアスイッチ（１４） ）から成る
１個の第２のＤＡＡ換手段（２００）と、上記第１のＤ
ＡＡ換手段からの２出力電位の電位差の極性を一定にす
る第３のスイッチ回路（リニアスイッチ（１３） ）と
、上記第３のスイッチ回路の出力電位が印加され次段の
上記第１または第２のＤＡＡ換手段の抵抗ストリングに
基準電位を供給する少くとも２個より成るバッファ回路
（１４）とを具備して成り、上記第１及び第２のＤＡＡ
換手段を直列接読し上記第２のＤＡＡ換手段より出力ア
ナログ信号（Ａ）を得るようになす事を特徴としたＤＡ
Ａ換装置である。
この第１の抵抗ストリングから入力ディジタル信号（Ｄ
４〜Ｄ？）に対応した隣接２点の電位を取出すようにな
された第１のスイッチ回路（スイッチング素子（２）リ
ニアスイッチ（１１） ）がら成る少くとも１個の第１
のＤＡＡ換手段（１００）と、第２の抵抗ストリング（
抵抗体（１８））及びこの第２の抵抗ストリングから入
力ディジタル信号（Ｄｏ”Ｄ３）に対応した１点の電位
を取出すようになされた第２のスイッチ回路（スイッチ
ング素子（１６）リニアスイッチ（１４） ）から成る
１個の第２のＤＡＡ換手段（２００）と、上記第１のＤ
ＡＡ換手段からの２出力電位の電位差の極性を一定にす
る第３のスイッチ回路（リニアスイッチ（１３） ）と
、上記第３のスイッチ回路の出力電位が印加され次段の
上記第１または第２のＤＡＡ換手段の抵抗ストリングに
基準電位を供給する少くとも２個より成るバッファ回路
（１４）とを具備して成り、上記第１及び第２のＤＡＡ
換手段を直列接読し上記第２のＤＡＡ換手段より出力ア
ナログ信号（Ａ）を得るようになす事を特徴としたＤＡ
Ａ換装置である。
これによれば、複数の抵抗ストリング型のＤＡＡ換手段
を効率良く組合せることによって、抵抗体の数を大幅に
削減することができ、また高周波のクロック動作の必要
もなく、簡単な構成で高精度・高ビットのＤＡＡ換装置
を実現することができる。
を効率良く組合せることによって、抵抗体の数を大幅に
削減することができ、また高周波のクロック動作の必要
もなく、簡単な構成で高精度・高ビットのＤＡＡ換装置
を実現することができる。
第１図は８ビー／ トのＤＡＡ換装置に通用した場合を
示す。
示す。
図において８ビツト（ＤＯ”Ｄ？）の大刀ディジタル信
号が上位４ビツト（０４〜Ｄ？）と下位４ビツト（Ｄｏ
”Ｄ３ ）に分割され、それぞれ第１のＤＡＡ換手段
（１００）及び第２のＤＡＡ換手段（２００）に供給さ
れる。
号が上位４ビツト（０４〜Ｄ？）と下位４ビツト（Ｄｏ
”Ｄ３ ）に分割され、それぞれ第１のＤＡＡ換手段
（１００）及び第２のＤＡＡ換手段（２００）に供給さ
れる。
このＤＡＡ換手段（１００）において、１６個の抵抗体
（１ａ）〜（１ｐ）の直列回路から成る抵抗ストリング
が設けられ、この両端にそれぞれ高電位の基準電位Ｖｒ
ｅｆＨと低電位の基準電位ＶｒｅｆＬが供給される。ま
た抵抗体（１ａ）〜（１ｐ）は図示のように４個ずつジ
グザグに配置されると共に、これらの抵抗体（１ａ）〜
（１ｐ）の各接続中点及びジグザグの各辺の両端にスイ
ッチング素子（２ａ）〜（２ｔ）の一端が接続される。
（１ａ）〜（１ｐ）の直列回路から成る抵抗ストリング
が設けられ、この両端にそれぞれ高電位の基準電位Ｖｒ
ｅｆＨと低電位の基準電位ＶｒｅｆＬが供給される。ま
た抵抗体（１ａ）〜（１ｐ）は図示のように４個ずつジ
グザグに配置されると共に、これらの抵抗体（１ａ）〜
（１ｐ）の各接続中点及びジグザグの各辺の両端にスイ
ッチング素子（２ａ）〜（２ｔ）の一端が接続される。
さらにこれらの素子（２ａ）〜（２ｔ）の各水平方向に
配置された素子のゲート及び垂直方向に配置された素子
の他端が互いに接続される。
配置された素子のゲート及び垂直方向に配置された素子
の他端が互いに接続される。
また入力ディジタル信号のビン）Ｄ？Ｄ８が直接または
インバータ（３ａ） （３ｂ）を介してそれぞれナン
ド回路（４ａ）〜（４ｄ）に供給されて“００″〜“１
１”がデコードされ、これらのナンド出力がフリップフ
ロップ（５ａ）〜（５ｄ）のＤ入力に供給されると共に
これらのフリップフロップ（５ａ）〜（５ｄ）にクロッ
ク信号ＣＫが供給される。そしてこれらのフリップフロ
ップ回路（５ａ）〜（５ｄ）のＱ出力がそれぞれスイッ
チング素子（２ａ）〜（２ｔ）の水平方向のゲートの接
続点に供給される。
インバータ（３ａ） （３ｂ）を介してそれぞれナン
ド回路（４ａ）〜（４ｄ）に供給されて“００″〜“１
１”がデコードされ、これらのナンド出力がフリップフ
ロップ（５ａ）〜（５ｄ）のＤ入力に供給されると共に
これらのフリップフロップ（５ａ）〜（５ｄ）にクロッ
ク信号ＣＫが供給される。そしてこれらのフリップフロ
ップ回路（５ａ）〜（５ｄ）のＱ出力がそれぞれスイッ
チング素子（２ａ）〜（２ｔ）の水平方向のゲートの接
続点に供給される。
さらに入力ディジタル信号のピクトＤ５Ｄ４とＤεがイ
クスクルーシブオア回路（６ａ） （６ｂ）に供給さ
れ、これらのイクスクルーシブオア出力が直接またはイ
ンバータ（７ａ） （７ｂ）を介してそれぞれナンド
回路（８ａ）〜（８ｄ）に供給される。さらにこれらの
ナンド出力が隣接のもの同士ナンド回路（９ａ）〜（９
ｅ）に供給されると共に両端のナンド回路（９ａ）
（９ｅ）には“１”の信号が供給される。これらのナン
ド出力がフリップフロップ（１０ａ）〜（１０ｅ）のＤ
入力に供給されると共にこれらのフリップフロップ（１
０ａ）〜（１０ｅ）にクロック信号ＣＫが供給される。
クスクルーシブオア回路（６ａ） （６ｂ）に供給さ
れ、これらのイクスクルーシブオア出力が直接またはイ
ンバータ（７ａ） （７ｂ）を介してそれぞれナンド
回路（８ａ）〜（８ｄ）に供給される。さらにこれらの
ナンド出力が隣接のもの同士ナンド回路（９ａ）〜（９
ｅ）に供給されると共に両端のナンド回路（９ａ）
（９ｅ）には“１”の信号が供給される。これらのナン
ド出力がフリップフロップ（１０ａ）〜（１０ｅ）のＤ
入力に供給されると共にこれらのフリップフロップ（１
０ａ）〜（１０ｅ）にクロック信号ＣＫが供給される。
そしてこれらのフリップフロップ（１０ａ）〜（１０ｅ
）のＱ及びＱ出力がそれぞれリニアスイッチ（ｌｌａ
）〜（ｌｌｅ）に供給され、これらのリニアスイッチ（
ｌｌａ ）〜（ｌｌｅ ）はそれぞれスイッチング素子
（２ａ）〜（２ｔ）の垂直方向の他端の抵抗点に設けら
れる。
）のＱ及びＱ出力がそれぞれリニアスイッチ（ｌｌａ
）〜（ｌｌｅ）に供給され、これらのリニアスイッチ（
ｌｌａ ）〜（ｌｌｅ ）はそれぞれスイッチング素子
（２ａ）〜（２ｔ）の垂直方向の他端の抵抗点に設けら
れる。
これによってリニアスイッチ（ｌｌａ ） （ｌｌｃ
）（ｌｉｅ ）及び（Ｉｌｂ ） （ｉｌｄ ）の
他端の接続点からは、入力ディジタル信号の上位４ピツ
） （Ｄ４〜Ｄｖ）に対応した隣接２点の信号電位Ｖ１
．Ｖ２が取出される。
）（ｌｉｅ ）及び（Ｉｌｂ ） （ｉｌｄ ）の
他端の接続点からは、入力ディジタル信号の上位４ピツ
） （Ｄ４〜Ｄｖ）に対応した隣接２点の信号電位Ｖ１
．Ｖ２が取出される。
さらにインバータ（７ａ）からの信号がフリップフロッ
プ（１２）のＤ入力に供給されると共にこのフリップフ
ロップ（１２）にクロック信号ＧＫが供給される。また
リニアスイッチ（ｌｌａ ） （ｌｌｃ ）（ｌｉｅ
）から信号電位■１及び（ｌｌｂ） （ｌｉｄ）から
の信号電位ｖ２がそれぞれリニアスイッチ（１３ａ ）
（１３ｂ ）及び（１３ｃ ） （１３ｄ ）に
供給されると共に、リニアスイッチ（１３ａ ） （
１３ｃ ）及び（１３ｂ ） （１３ｄ ）の出力が
互いに結合される。
プ（１２）のＤ入力に供給されると共にこのフリップフ
ロップ（１２）にクロック信号ＧＫが供給される。また
リニアスイッチ（ｌｌａ ） （ｌｌｃ ）（ｌｉｅ
）から信号電位■１及び（ｌｌｂ） （ｌｉｄ）から
の信号電位ｖ２がそれぞれリニアスイッチ（１３ａ ）
（１３ｂ ）及び（１３ｃ ） （１３ｄ ）に
供給されると共に、リニアスイッチ（１３ａ ） （
１３ｃ ）及び（１３ｂ ） （１３ｄ ）の出力が
互いに結合される。
そしてフリップフロップ（１２）のＱ及びＱ出力がそれ
ぞれ反転で相補的に駆動されるようにリニアスイッチ（
１３ａ）〜（１３ｅ）に供給される。これによってリニ
アスイッチ（１３ａ ） （１３ｃ ）及び（１３ｂ
） （１３ｄ ）の出力の接続点には、信号電位Ｖ
１．Ｖ２の電位差が一定の極性になるように信号電位が
取出される。この取出された信号電位がバッファ （１
４ａ ） （１４ｂ ）に供給される。
ぞれ反転で相補的に駆動されるようにリニアスイッチ（
１３ａ）〜（１３ｅ）に供給される。これによってリニ
アスイッチ（１３ａ ） （１３ｃ ）及び（１３ｂ
） （１３ｄ ）の出力の接続点には、信号電位Ｖ
１．Ｖ２の電位差が一定の極性になるように信号電位が
取出される。この取出された信号電位がバッファ （１
４ａ ） （１４ｂ ）に供給される。
またＤＡ変換手段（２００”）においては、１５個の抵
抗体（１５ａ）〜（１５ｏ）の直列回路から成る抵抗ス
トリングが設けられ、この両端にそれぞれバッファ回路
（１４ａ ） （１４ｂ ）からの出力信号電位が供
給される。また抵抗体（１５ａ）〜（１５ｏ）は図示の
ようにジグザグに配置されると共に、これらの抵抗体（
１５ａ）〜（１５ｏ ）の各接続中点及び抵抗ストリン
グの両端にスイッチング素子（１６ａ）〜（１６ｐ ）
の一端が接続される。さらにこれらの素子（１６ａ）〜
（１６ｐ）の各水平方向に配置された素子のゲート及び
垂直方向に配置された素子の他端が互いに接続される。
抗体（１５ａ）〜（１５ｏ）の直列回路から成る抵抗ス
トリングが設けられ、この両端にそれぞれバッファ回路
（１４ａ ） （１４ｂ ）からの出力信号電位が供
給される。また抵抗体（１５ａ）〜（１５ｏ）は図示の
ようにジグザグに配置されると共に、これらの抵抗体（
１５ａ）〜（１５ｏ ）の各接続中点及び抵抗ストリン
グの両端にスイッチング素子（１６ａ）〜（１６ｐ ）
の一端が接続される。さらにこれらの素子（１６ａ）〜
（１６ｐ）の各水平方向に配置された素子のゲート及び
垂直方向に配置された素子の他端が互いに接続される。
また入力ディジタル信号のピッ）Ｄ２Ｄ３が直接または
インバータ（１７ａ ） （１７ｂ ）を介してそれ
ぞれナンド回路（１８ａ）〜（１８ｄ）に供給されて“
００″〜“１１”がデコードされ、これらのナンド出力
がフリップフロップ（１９ａ）〜（１９ｄ）のＤ入力に
供給されると共にこれらのフリップフロップ（１９ａ）
〜（１９ｄ）にクロック信号ＣＫが供給される。そして
これらのフリップフロップ（１９ａ）〜（１９ｄ）ので
出力がそれぞれスイッチング素子（１６ａ）〜（１６ｐ
）の水平方向のゲートの接続点に供給される。
インバータ（１７ａ ） （１７ｂ ）を介してそれ
ぞれナンド回路（１８ａ）〜（１８ｄ）に供給されて“
００″〜“１１”がデコードされ、これらのナンド出力
がフリップフロップ（１９ａ）〜（１９ｄ）のＤ入力に
供給されると共にこれらのフリップフロップ（１９ａ）
〜（１９ｄ）にクロック信号ＣＫが供給される。そして
これらのフリップフロップ（１９ａ）〜（１９ｄ）ので
出力がそれぞれスイッチング素子（１６ａ）〜（１６ｐ
）の水平方向のゲートの接続点に供給される。
さらに入力ディジタル信号のビットＤｏ ＤｚとＤ２が
イクスクルーシブオア回路（２０ａ ） （２０ｂ
）に供給され、これらのイクスクルーシプオア出力が直
接またはインバータ（２１ａ ） （２１ｂ ）を介
してそれぞれナンド回路（２２ａ）〜（２２ｄ ）に供
給される。さらにこれらのナンド出力がフリップフロッ
プ（２３ａ ）〜（２３ｄ）のＤ入力に供給されると共
にこれらのフリップフロップ（２３ａ ）〜（２３ｄ
）にクロック信号ＣＫが供給される。そしてこれらのフ
リップフロップ（２３ａ ）〜（２３ｄ）のＱ及びＱ出
力がそれぞれリニアスイッチ（２４ａ ）〜（２４ｄ）
に供給され、これらのリニアスイッチ（２４ａ ）〜（
２４ｄ ）はそれぞれスイッチング素子（１６ａ）〜（
１６ｐ）の垂直方向の他端の接続点に設けられる。
イクスクルーシブオア回路（２０ａ ） （２０ｂ
）に供給され、これらのイクスクルーシプオア出力が直
接またはインバータ（２１ａ ） （２１ｂ ）を介
してそれぞれナンド回路（２２ａ）〜（２２ｄ ）に供
給される。さらにこれらのナンド出力がフリップフロッ
プ（２３ａ ）〜（２３ｄ）のＤ入力に供給されると共
にこれらのフリップフロップ（２３ａ ）〜（２３ｄ
）にクロック信号ＣＫが供給される。そしてこれらのフ
リップフロップ（２３ａ ）〜（２３ｄ）のＱ及びＱ出
力がそれぞれリニアスイッチ（２４ａ ）〜（２４ｄ）
に供給され、これらのリニアスイッチ（２４ａ ）〜（
２４ｄ ）はそれぞれスイッチング素子（１６ａ）〜（
１６ｐ）の垂直方向の他端の接続点に設けられる。
これによってリニアスイッチ（２４ａ）〜（２４ｄ ）
の他端の接続点からは、入力ディジタル信号の下位４ビ
ツト（Ｄｏ −Ｄ３ ）に対応した信号電位が取出され
、バッファ回路（２５）を通じて出力アナログ信号（Ａ
）が出力される。
の他端の接続点からは、入力ディジタル信号の下位４ビ
ツト（Ｄｏ −Ｄ３ ）に対応した信号電位が取出され
、バッファ回路（２５）を通じて出力アナログ信号（Ａ
）が出力される。
すなわちこの装置において、ＤＡ変換手段（１００）か
らは、基準電位νｒｅｆＬ％ ＶｒｅｆＨ間を４ビツト
でＤＡ変換した電位とそれに隣接する電位Ｖ ｉ ＋
Ｖ ２が取出され、ここでこれらの電位は基準電位の抵
抗分割で得られるので、抵抗体のばらつき等の影響が極
めて小さく、極めて高精度の電位を得ることができる。
らは、基準電位νｒｅｆＬ％ ＶｒｅｆＨ間を４ビツト
でＤＡ変換した電位とそれに隣接する電位Ｖ ｉ ＋
Ｖ ２が取出され、ここでこれらの電位は基準電位の抵
抗分割で得られるので、抵抗体のばらつき等の影響が極
めて小さく、極めて高精度の電位を得ることができる。
そしてこの場合に、ｌＶＩ Ｖ２１の値がＤ４〜Ｄ７に
よらず一定であるので、これらの電位をＤＡ変換手段（
２００）の基準電位として用いることができる。なおＶ
ｌ−Ｖ２の極性はＤ４〜Ｄ７の内容によって変化される
ので、この内容をイクスクルーシブオア回路（６ａ）で
判別して、リニアスイッチ（１３ａ）〜（１３ｅ）にて
極性が一定となるように電位Ｖ１．Ｖ２の入替が行われ
る。
よらず一定であるので、これらの電位をＤＡ変換手段（
２００）の基準電位として用いることができる。なおＶ
ｌ−Ｖ２の極性はＤ４〜Ｄ７の内容によって変化される
ので、この内容をイクスクルーシブオア回路（６ａ）で
判別して、リニアスイッチ（１３ａ）〜（１３ｅ）にて
極性が一定となるように電位Ｖ１．Ｖ２の入替が行われ
る。
従ってこの電位Ｖ １ ＋ Ｖ ２がＤＡ変換手段（２
００）に供給されることによって、この手段（２００’
）からは電位Ｖ１．Ｖ２間を４ビツトでＤＡ変換した電
位が取出され、全体でＶｒｅｆＬ、、 ＶｒｅｆＨ間を
８ビツトでＤＡ変換した電位が取出される。なおこＯＤ
Ａ変換手段（２００）においても電位は基準電位の抵抗
分割で得られるので、抵抗体のばらつき等の影響は極め
て小さい。
００）に供給されることによって、この手段（２００’
）からは電位Ｖ１．Ｖ２間を４ビツトでＤＡ変換した電
位が取出され、全体でＶｒｅｆＬ、、 ＶｒｅｆＨ間を
８ビツトでＤＡ変換した電位が取出される。なおこＯＤ
Ａ変換手段（２００）においても電位は基準電位の抵抗
分割で得られるので、抵抗体のばらつき等の影響は極め
て小さい。
また上述の装置において、バッファ回路（１４ａ）（１
４ｂ）が設けられているので、手段（１００）の抵抗ス
トリングと手段（２００）の抵抗ストリングが並列に接
続されても、この間でリニアスイッチ（１３ａ）〜（１
３ｄ）を通じて電流が流れることがなく、正確かつ安定
な出力アナログ信号（Ａ）を得ることができる。
４ｂ）が設けられているので、手段（１００）の抵抗ス
トリングと手段（２００）の抵抗ストリングが並列に接
続されても、この間でリニアスイッチ（１３ａ）〜（１
３ｄ）を通じて電流が流れることがなく、正確かつ安定
な出力アナログ信号（Ａ）を得ることができる。
そして上述の装置によれば、抵抗ストリング型ＤＡ変換
装置では、８ビツトで従来は２”＝２５６個の抵抗体が
必要であったものが、ＤＡ変換手段（１００）で１６個
及びＤＡ変換手段（２００）で１５個の合計３１個で実
現できることになり、図からも明らかなように、極めて
簡単な構成で高精度・高ビットのＤＡ変換装置を実現す
ることができる。
装置では、８ビツトで従来は２”＝２５６個の抵抗体が
必要であったものが、ＤＡ変換手段（１００）で１６個
及びＤＡ変換手段（２００）で１５個の合計３１個で実
現できることになり、図からも明らかなように、極めて
簡単な構成で高精度・高ビットのＤＡ変換装置を実現す
ることができる。
こうして上述の装置によれば、複数の抵抗ストリング型
のＤＡ変換手段を効率良く組合せることによって、抵抗
体の数を大幅に削減することができ、また高周波のクロ
ック動作の必要もなく、簡単な構成で高精度・高ビット
のＤＡ変換装置を実現することができる。
のＤＡ変換手段を効率良く組合せることによって、抵抗
体の数を大幅に削減することができ、また高周波のクロ
ック動作の必要もなく、簡単な構成で高精度・高ビット
のＤＡ変換装置を実現することができる。
なお上述の説明で、抵抗ストリングの具体的な配置構成
は図示の例に限られない。
は図示の例に限られない。
また上述の装置を例えば１６ビツトのＤＡ変換に適用し
た場合には、従来２１６＝ ６５５３６個の抵抗体が必
要であったものが、８ビツトずつ２段とした場合には、 ２５６ ＋ ２５５ ＝ ５１１ と １００分の１以下にすることができ、さらに４ビツ
トずつ４段で構成した場合には、 １６＋ １６＋ １６＋ １５＝ ６３となり、１００
０分の１以下に激減させることができる。
た場合には、従来２１６＝ ６５５３６個の抵抗体が必
要であったものが、８ビツトずつ２段とした場合には、 ２５６ ＋ ２５５ ＝ ５１１ と １００分の１以下にすることができ、さらに４ビツ
トずつ４段で構成した場合には、 １６＋ １６＋ １６＋ １５＝ ６３となり、１００
０分の１以下に激減させることができる。
この発明によれば、複数の抵抗ストリング型のＤＡ変換
手段を効率良く組合せることによって、抵抗体の数を大
幅に削減することができ、また高周波のクロック動作の
必要もなく、簡単な構成で高精度・高ビットのＤＡ変換
装置を実現することができるようになった。
手段を効率良く組合せることによって、抵抗体の数を大
幅に削減することができ、また高周波のクロック動作の
必要もなく、簡単な構成で高精度・高ビットのＤＡ変換
装置を実現することができるようになった。
第１図は本発明の一例の構成図である。
（１，１（１５）は抵抗体、（２１（１６）はスイッチ
ング素子、（３ｏ７）（１７） （２１）はインバー
タ、（４１（８１（９１（１Ｂ）（２２）はナンド回路
、（５） （１０） （１２） （１９） （２
３）はフリップフロップ、（６１（２０）はイクスクル
ーシブオア回路、（１１） （１３） （２４）は
リニアスイッチ、（１４） （２５）はバッファ回路
、（１００） （２００）はＤＡ変換手段、Ｄｏ＝Ｄ
ｔは入力ディジタル信号、ＣＫはクロック信号、νｒｅ
ｆＬ、 Ｖｒｅｆｏは基準電位、Ａは出力アナログ信号
である。
ング素子、（３ｏ７）（１７） （２１）はインバー
タ、（４１（８１（９１（１Ｂ）（２２）はナンド回路
、（５） （１０） （１２） （１９） （２
３）はフリップフロップ、（６１（２０）はイクスクル
ーシブオア回路、（１１） （１３） （２４）は
リニアスイッチ、（１４） （２５）はバッファ回路
、（１００） （２００）はＤＡ変換手段、Ｄｏ＝Ｄ
ｔは入力ディジタル信号、ＣＫはクロック信号、νｒｅ
ｆＬ、 Ｖｒｅｆｏは基準電位、Ａは出力アナログ信号
である。
Claims (1)
- 【特許請求の範囲】 第１の抵抗ストリング及びこの第１の抵抗ストリングか
ら入力ディジタル信号に対応した隣接２点の電位を取出
すようになされた第１のスイッチ回路から成る少くとも
１個の第１のＤＡ変換手段と、 第２の抵抗ストリング及びこの第２の抵抗ストリングか
ら入力ディジタル信号に対応した１点の電位を取出すよ
うになされた第２のスイッチ回路から成る１個の第２の
ＤＡ変換手段と、 上記第１のＤＡ変換手段からの２出力電位の電位差の極
性を一定にする第３のスイッチ回路と、上記第３のスイ
ッチ回路の出力電位が印加され次段の上記第１または第
２のＤＡ変換手段の抵抗ストリングに基準電位を供給す
る少くとも２個より成るバッファ回路とを具備して成り
、 上記第１及び第２のＤＡ変換手段を直列接続し上記第２
のＤＡ変換手段より出力アナログ信号を得るようになす
事を特徴としたＤＡ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25113087A JPH0193932A (ja) | 1987-10-05 | 1987-10-05 | Ｄａ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25113087A JPH0193932A (ja) | 1987-10-05 | 1987-10-05 | Ｄａ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0193932A true JPH0193932A (ja) | 1989-04-12 |
Family
ID=17218119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25113087A Pending JPH0193932A (ja) | 1987-10-05 | 1987-10-05 | Ｄａ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0193932A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5442168A (en) * | 1991-10-15 | 1995-08-15 | Interactive Light, Inc. | Dynamically-activated optical instrument for producing control signals having a self-calibration means |
| JP2016134738A (ja) * | 2015-01-19 | 2016-07-25 | セイコーエプソン株式会社 | 発振器、電子機器及び移動体 |
-
1987
- 1987-10-05 JP JP25113087A patent/JPH0193932A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5442168A (en) * | 1991-10-15 | 1995-08-15 | Interactive Light, Inc. | Dynamically-activated optical instrument for producing control signals having a self-calibration means |
| JP2016134738A (ja) * | 2015-01-19 | 2016-07-25 | セイコーエプソン株式会社 | 発振器、電子機器及び移動体 |
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