JPS628052B2 - - Google Patents
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- JPS628052B2 JPS628052B2 JP55098344A JP9834480A JPS628052B2 JP S628052 B2 JPS628052 B2 JP S628052B2 JP 55098344 A JP55098344 A JP 55098344A JP 9834480 A JP9834480 A JP 9834480A JP S628052 B2 JPS628052 B2 JP S628052B2
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- Japan
- Prior art keywords
- circuit
- converter
- data
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- bit
- Prior art date
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は高精度の高ビツトＤ／Ａ（デイジタ
ル／アナログ）変換器を提案したものである。
ル／アナログ）変換器を提案したものである。
従来より種々の方式のＤ／Ａ変換器が実用化さ
れているが、一般に高速データ用のものは、回路
を構成する抵抗単体の精度がＤ／Ａ変換器自体の
精度に大きな影響を与える構成となつているの
で、これを向上するためには高精度な抵抗が不可
欠であり高価なものとなつていた。
れているが、一般に高速データ用のものは、回路
を構成する抵抗単体の精度がＤ／Ａ変換器自体の
精度に大きな影響を与える構成となつているの
で、これを向上するためには高精度な抵抗が不可
欠であり高価なものとなつていた。
本発明は斯かる事情に鑑みてなされたものであ
つて、その目的とするところは高速データのＤ／
Ａ変換が可能であり、構成素子、特に抵抗の特性
のバラツキの影響が少く、また温度変化による精
度低下が少い高精度な高ビツトのＤ／Ａ変換器を
提供するにある。
つて、その目的とするところは高速データのＤ／
Ａ変換が可能であり、構成素子、特に抵抗の特性
のバラツキの影響が少く、また温度変化による精
度低下が少い高精度な高ビツトのＤ／Ａ変換器を
提供するにある。
本発明の他の目的はIGFET（絶縁ゲート型電
界効果トランジスタ）を使用し、高精度に集積す
ることが可能であり、製造が容易であつて信頼性
が高く、且つ安価なＤ／Ａ変換器を提供するにあ
る。
界効果トランジスタ）を使用し、高精度に集積す
ることが可能であり、製造が容易であつて信頼性
が高く、且つ安価なＤ／Ａ変換器を提供するにあ
る。
本発明の更に他の目的はダイナミツクレンジが
広い信号のデイジタル処理及びその再生への応
用、例えば音声合成用に適したＤ／Ａ変換器を提
供するにある。
広い信号のデイジタル処理及びその再生への応
用、例えば音声合成用に適したＤ／Ａ変換器を提
供するにある。
以下本発明を図面に基き詳しく説明する。
第１図は本発明に係るＤ／Ａ変換器の基本的構
成を示すブロツク図である。このＤ／Ａ変換器は
Ｎビツトの２進のデイジタルデータのうち上位の
Ｍビツトをアナログデータに変換する第１のＤ／
Ａ変換回路１と下位の（Ｎ−Ｍ）ビツトをアナロ
グデータに変換する第２のＤ／Ａ変換回路２とに
て構成されている。
成を示すブロツク図である。このＤ／Ａ変換器は
Ｎビツトの２進のデイジタルデータのうち上位の
Ｍビツトをアナログデータに変換する第１のＤ／
Ａ変換回路１と下位の（Ｎ−Ｍ）ビツトをアナロ
グデータに変換する第２のＤ／Ａ変換回路２とに
て構成されている。
まず第１のＤ／Ａ変換回路１から説明するとこ
のＤ／Ａ変換回路１はデコーダ１１、分圧回路１
２及びスイツチング回路１３からなる。分圧回路
１２は２M個の均等な抵抗を直列接続してなり、
両端を、基準電位とすべき固定電位ＶREF、基板
電位ＶEの夫々に接続してあり、各抵抗の両端か
ら引出された分圧出力端子はスイツチング回路１
３に繋ぎ込まれている。Ｍビツトのデータが入力
されるデコーダ１１はその入力内容に応じた信号
をスイツチング回路１３へ発し、デコーダ１１へ
入力されたＭビツトのデータに対応する２つの電
位V1，V2をスイツチング回路１３から得るよう
にしてある。この電位V1，V2は、Ｎビツトのデ
ータa0，a1…ａN-1のうちの上位Ｍビツトのデー
タを下位側からａN-M，ａN-M+1…ａN-1とし、第
１のＤ／Ａ変換回路１１の最小の出力電圧ステツ
プをｅMとすると、 V1＝（ａN-M・20＋ａN-M+1・21＋… ＋ａN-1・２M-1）・ｅM …(1) V2＝V1＋ｅM …(2) で表わされる電位であり、具体的には分圧回路１
２を構成する２M個の抵抗のうち、Ｍビツトの入
力データに対応して選択される抵抗の両端の電
位、即ち相隣する分圧出力端子の電位、換言すれ
ば近接する２つの電位である。なおｅMは下記(3)
式で表わされる。
のＤ／Ａ変換回路１はデコーダ１１、分圧回路１
２及びスイツチング回路１３からなる。分圧回路
１２は２M個の均等な抵抗を直列接続してなり、
両端を、基準電位とすべき固定電位ＶREF、基板
電位ＶEの夫々に接続してあり、各抵抗の両端か
ら引出された分圧出力端子はスイツチング回路１
３に繋ぎ込まれている。Ｍビツトのデータが入力
されるデコーダ１１はその入力内容に応じた信号
をスイツチング回路１３へ発し、デコーダ１１へ
入力されたＭビツトのデータに対応する２つの電
位V1，V2をスイツチング回路１３から得るよう
にしてある。この電位V1，V2は、Ｎビツトのデ
ータa0，a1…ａN-1のうちの上位Ｍビツトのデー
タを下位側からａN-M，ａN-M+1…ａN-1とし、第
１のＤ／Ａ変換回路１１の最小の出力電圧ステツ
プをｅMとすると、 V1＝（ａN-M・20＋ａN-M+1・21＋… ＋ａN-1・２M-1）・ｅM …(1) V2＝V1＋ｅM …(2) で表わされる電位であり、具体的には分圧回路１
２を構成する２M個の抵抗のうち、Ｍビツトの入
力データに対応して選択される抵抗の両端の電
位、即ち相隣する分圧出力端子の電位、換言すれ
ば近接する２つの電位である。なおｅMは下記(3)
式で表わされる。
ｅM＝（ＶREF−ＶE）／２M …(3)
このようなスイツチング回路１３の出力電位
V1，V2は第２のＤ／Ａ変換回路２へ基準電位と
して与えられるようにしてある。
V1，V2は第２のＤ／Ａ変換回路２へ基準電位と
して与えられるようにしてある。
次に第２のＤ／Ａ変換回路２は（Ｎ−Ｍ）ビツ
ト入力の一致回路２１、クロツク発振器２２、２
N-Mのカウンタ（計数回路）２３、Ｒ−Ｓフリツ
プフロツプ２４、IGFETよりなるスイツチトラ
ンジスタ２５，２６及びローパスフイルタ２７か
らなり、ローパスフイルタ２７の出力を本発明の
Ｄ／Ａ変換器の出力ＶOUTとしている。
ト入力の一致回路２１、クロツク発振器２２、２
N-Mのカウンタ（計数回路）２３、Ｒ−Ｓフリツ
プフロツプ２４、IGFETよりなるスイツチトラ
ンジスタ２５，２６及びローパスフイルタ２７か
らなり、ローパスフイルタ２７の出力を本発明の
Ｄ／Ａ変換器の出力ＶOUTとしている。
さて(2)式よりV2−V1＝ｅMであるから、第２の
Ｄ／Ａ変換回路の最小の出力電圧ステツプｅNは ｅN＝ｅM／２N-M となるが (3)式を代入すると ｅN＝（ＶREF−ＶE）／２N …(4) となる。下位（Ｎ−Ｍ）ビツトのデータをa0，a1
…ａN-M-1とすると ＶOUT＝（a0・20＋a1・21＋… ＋ａN-M-1・２N-M-1）ｅN＋V1 となるがこれに(1)式及び(4)式を代入すると ＶOUT＝（a0・20＋a1・21＋…＋ａN-M-1 ・２N-M-1＋ａN-M・２N-M…ａN-1 ・２N-1）×（ＶREF−ＶE）／２N …(5) となり、これが本発明に係るＤ／Ａ変換器のアナ
ログ出力として取出されることになる。
Ｄ／Ａ変換回路の最小の出力電圧ステツプｅNは ｅN＝ｅM／２N-M となるが (3)式を代入すると ｅN＝（ＶREF−ＶE）／２N …(4) となる。下位（Ｎ−Ｍ）ビツトのデータをa0，a1
…ａN-M-1とすると ＶOUT＝（a0・20＋a1・21＋… ＋ａN-M-1・２N-M-1）ｅN＋V1 となるがこれに(1)式及び(4)式を代入すると ＶOUT＝（a0・20＋a1・21＋…＋ａN-M-1 ・２N-M-1＋ａN-M・２N-M…ａN-1 ・２N-1）×（ＶREF−ＶE）／２N …(5) となり、これが本発明に係るＤ／Ａ変換器のアナ
ログ出力として取出されることになる。
而してこの第２のＤ／Ａ変換回路２は（Ｎ−
Ｍ）ビツトの入力データの内容に応じて相互にオ
ン・オフが逆となるスイツチトランジスタ２５，
２６のオン・オフを制御して、ローパスフイルタ
２７へ入力すべき電位の一定時間内におけるV1
選択時間、V2選択時間を入力データの内容に応
じて変更するようにしたパルス幅モデユレーシヨ
ン型のものである。即ちカウンタ２３はクロツク
発振器２２が発するクロツクを計数し、計数内容
が０になる都度（クロツク２N-M個の入力につき
１回）Ｒ−Ｓフリツプフロツプ２４をリセツトす
べき信号V3を発し、また計数内容を一致回路２
１へ出力する。一致回路２１はその２入力、即ち
（Ｎ−Ｍ）ビツトの入力と計数内容とが一致した
ときにＲ−Ｓフリツプフロツプ２４をセツトすべ
き信号V4を発する。スイツチトランジスタ２
５，２６は夫々Ｒ−Ｓフリツプフロツプ２４の
出力5及びＱ出力V5にてオンされるようにして
あるから要するにローパスフイルタ２７の入力信
号V6はV1，V2が交番し、V2（又はV1）である時間
がＮ−Ｍビツトの入力データの内容にて定まる信
号になる。そしてローパスフイルタ２７はパルス
状の信号V6を平滑化することになる。
Ｍ）ビツトの入力データの内容に応じて相互にオ
ン・オフが逆となるスイツチトランジスタ２５，
２６のオン・オフを制御して、ローパスフイルタ
２７へ入力すべき電位の一定時間内におけるV1
選択時間、V2選択時間を入力データの内容に応
じて変更するようにしたパルス幅モデユレーシヨ
ン型のものである。即ちカウンタ２３はクロツク
発振器２２が発するクロツクを計数し、計数内容
が０になる都度（クロツク２N-M個の入力につき
１回）Ｒ−Ｓフリツプフロツプ２４をリセツトす
べき信号V3を発し、また計数内容を一致回路２
１へ出力する。一致回路２１はその２入力、即ち
（Ｎ−Ｍ）ビツトの入力と計数内容とが一致した
ときにＲ−Ｓフリツプフロツプ２４をセツトすべ
き信号V4を発する。スイツチトランジスタ２
５，２６は夫々Ｒ−Ｓフリツプフロツプ２４の
出力5及びＱ出力V5にてオンされるようにして
あるから要するにローパスフイルタ２７の入力信
号V6はV1，V2が交番し、V2（又はV1）である時間
がＮ−Ｍビツトの入力データの内容にて定まる信
号になる。そしてローパスフイルタ２７はパルス
状の信号V6を平滑化することになる。
第２図は本発明に係るＤ／Ａ変換器の具体的構
成例を示す略示回路図である。この実施例では14
ビツトのデータA0，A1〜A13のうち上位８ビツト
のデータA6，A7〜A13を第１のＤ／Ａ変換回路１
のデコーダ１１に、また下位６ビツトのデータ
A0，A1〜A5を第２のＤ／Ａ変換回路２の一致回
路２１に与えるようにしてある。第１のＤ／Ａ変
換回路１の分圧回路１２は28個の等しい値の抵抗
４を直列接続してなり、ＶREF，ＶE間を28に分圧
している。従つて分圧出力端子間の電圧ステツプ
（前記ｅM）は（ＶREF−ＶE）／28となつている。
分圧回路１２における抵抗４相互間の分圧出力端
子及び電位ＶEの端子は夫々IGFET５，５…を介
してスイツチトランジスタ２５のドレインに連な
つている。また抵抗４相互間の分圧出力端子及び
電圧ＶREFの端子は夫々IGFET６，６…を介して
スイツチトランジスタ２６のドレインに連なつて
いる。IGFET５，５…６，６…は前記スイツチ
ング回路１３を構成するものであつて、デコーダ
１１の28個の出力の夫々が各抵抗４のＶREF側に
連なるIGFET６とＶE側に連なるIGFET５とを
同時的に導通せしめ得るようにこれらのゲートに
接続されており、１組のIGFET６及び５の導通
により入力された上位８ビツトのデータに応じた
出力V2及びV1を得、これらをスイツチトランジ
スタ２６，２５夫々へ与えるようにしてある。
成例を示す略示回路図である。この実施例では14
ビツトのデータA0，A1〜A13のうち上位８ビツト
のデータA6，A7〜A13を第１のＤ／Ａ変換回路１
のデコーダ１１に、また下位６ビツトのデータ
A0，A1〜A5を第２のＤ／Ａ変換回路２の一致回
路２１に与えるようにしてある。第１のＤ／Ａ変
換回路１の分圧回路１２は28個の等しい値の抵抗
４を直列接続してなり、ＶREF，ＶE間を28に分圧
している。従つて分圧出力端子間の電圧ステツプ
（前記ｅM）は（ＶREF−ＶE）／28となつている。
分圧回路１２における抵抗４相互間の分圧出力端
子及び電位ＶEの端子は夫々IGFET５，５…を介
してスイツチトランジスタ２５のドレインに連な
つている。また抵抗４相互間の分圧出力端子及び
電圧ＶREFの端子は夫々IGFET６，６…を介して
スイツチトランジスタ２６のドレインに連なつて
いる。IGFET５，５…６，６…は前記スイツチ
ング回路１３を構成するものであつて、デコーダ
１１の28個の出力の夫々が各抵抗４のＶREF側に
連なるIGFET６とＶE側に連なるIGFET５とを
同時的に導通せしめ得るようにこれらのゲートに
接続されており、１組のIGFET６及び５の導通
により入力された上位８ビツトのデータに応じた
出力V2及びV1を得、これらをスイツチトランジ
スタ２６，２５夫々へ与えるようにしてある。
第２のＤ／Ａ変換器２の一致回路２１には６ビ
ツトのデータA0〜A5が入力されており、100MHz
のクロツク発振器２２を計数する26のカウンタ２
３の６ビツトのカウンタ出力も一致回路２１へ入
力されている。そして前述したようにカウンタ２
３の計数内容が０になる都度カウンタ２３が発す
る信号V3はＲ−Ｓフリツプフロツプ２４のリセ
ツト端子Ｒに、また一致回路２１が両入力の一致
を検出した際に発する一致信号V4はＲ−Ｓフリ
ツプフロツプ２４のセツト端子Ｓに与えられるよ
うにしてあり、該Ｒ−Ｓフリツプフロツプ２４の
Ｑ出力V5，出力5夫々にてスイツチトランジ
スタ２６，２５をオン・オフするようにしてあ
る。両トランジスタ２６，２５のソースは一括し
て、パルス幅モデユレーシヨンとした信号V6を
ローパスフイルタ２７に入力し、その出力ＶOUT
を取り出すようにしてある。
ツトのデータA0〜A5が入力されており、100MHz
のクロツク発振器２２を計数する26のカウンタ２
３の６ビツトのカウンタ出力も一致回路２１へ入
力されている。そして前述したようにカウンタ２
３の計数内容が０になる都度カウンタ２３が発す
る信号V3はＲ−Ｓフリツプフロツプ２４のリセ
ツト端子Ｒに、また一致回路２１が両入力の一致
を検出した際に発する一致信号V4はＲ−Ｓフリ
ツプフロツプ２４のセツト端子Ｓに与えられるよ
うにしてあり、該Ｒ−Ｓフリツプフロツプ２４の
Ｑ出力V5，出力5夫々にてスイツチトランジ
スタ２６，２５をオン・オフするようにしてあ
る。両トランジスタ２６，２５のソースは一括し
て、パルス幅モデユレーシヨンとした信号V6を
ローパスフイルタ２７に入力し、その出力ＶOUT
を取り出すようにしてある。
叙上の如く構成した本発明のＤ／Ａ変換器によ
る場合は前掲(1)，(2)式に示した如く上位８ビツト
の入力データA6〜A13に応じた電位V1，V2が第１
のＤ／Ａ変換回路１から得られる。
る場合は前掲(1)，(2)式に示した如く上位８ビツト
の入力データA6〜A13に応じた電位V1，V2が第１
のＤ／Ａ変換回路１から得られる。
一方、第２のＤ／Ａ変換回路２においては第３
図イに示す如く周期的に（クロツクが26個、カウ
ンタ２３へ入力される都度）V3のパルスが現
れ、Ｒ−Ｓフリツプフロツプ２４がリセツトされ
る。これにより第３図ニに示すように5がハイ
レベルになり、スイツチトランジスタ２５がオン
して第３図ホに示すようにV6＝V1になる。而し
てカウンタ２３の計数内容は周期的に一致回路２
１への入力データA0〜A5に等しくなるからその
タイミングでV4のパルスが現れ、Ｒ−Ｓフリツ
プフロツプ２４がセツトされる。これにより第３
図ハに示すようにV5がハイレベルになり、スイ
ツチトランジスタ２６がオンして第３図ホに示す
ようにV6＝V2となる。従つてローパスフイルタ
２７の出力ＶOUTは第３図ヘに示すように、V6が
V1にある時間とV2にある時間とによつて定まる
レベルに平滑化されることになり、要するに入力
データA0〜A13に対応すアナログ信号が得られ
る。
図イに示す如く周期的に（クロツクが26個、カウ
ンタ２３へ入力される都度）V3のパルスが現
れ、Ｒ−Ｓフリツプフロツプ２４がリセツトされ
る。これにより第３図ニに示すように5がハイ
レベルになり、スイツチトランジスタ２５がオン
して第３図ホに示すようにV6＝V1になる。而し
てカウンタ２３の計数内容は周期的に一致回路２
１への入力データA0〜A5に等しくなるからその
タイミングでV4のパルスが現れ、Ｒ−Ｓフリツ
プフロツプ２４がセツトされる。これにより第３
図ハに示すようにV5がハイレベルになり、スイ
ツチトランジスタ２６がオンして第３図ホに示す
ようにV6＝V2となる。従つてローパスフイルタ
２７の出力ＶOUTは第３図ヘに示すように、V6が
V1にある時間とV2にある時間とによつて定まる
レベルに平滑化されることになり、要するに入力
データA0〜A13に対応すアナログ信号が得られ
る。
叙上の如く構成された本発明のＤ／Ａ変換器に
あつては第１のＤ／Ａ変換回路にて抵抗分圧方式
をとつているのでIGFETの導通抵抗のバラツキ
は直接にはＤ／Ａ変換出力の確度に影響しない。
また分圧回路を構成する抵抗の値が１％ずれたと
してもV1，V2は最小ステツプ電圧の１％ずれる
にすぎず、これは実施例の場合ＶREF−ＶEの値の
僅か0.004％である。
あつては第１のＤ／Ａ変換回路にて抵抗分圧方式
をとつているのでIGFETの導通抵抗のバラツキ
は直接にはＤ／Ａ変換出力の確度に影響しない。
また分圧回路を構成する抵抗の値が１％ずれたと
してもV1，V2は最小ステツプ電圧の１％ずれる
にすぎず、これは実施例の場合ＶREF−ＶEの値の
僅か0.004％である。
このように本発明による場合は高精度で、且つ
単調性が保証された、高速データの変換が可能な
高ビツトのＤ／Ａ変換器が実現できる。そしてス
イツチング素子としてIGFETを使用し得るので
高密度に集積化し得、またこのIGFETの導通抵
抗値、分圧回路を構成する抵抗の値にバラツキが
あつてもそれによる精度への影響は殆んどないの
で、従来の如く高精度の抵抗を得るためにトリミ
ングをするような必要がなく製造が容易となり、
安価に提供でき更に信頼度も高まる。そして本発
明のＤ／Ａ変換器は単調性が保証されており、且
つ高ビツト、高速データのＤ／Ａ変換が可能であ
るので、ダイナミツクレンジの広い信号のデイジ
タル処理、その再生への応用に適している。
単調性が保証された、高速データの変換が可能な
高ビツトのＤ／Ａ変換器が実現できる。そしてス
イツチング素子としてIGFETを使用し得るので
高密度に集積化し得、またこのIGFETの導通抵
抗値、分圧回路を構成する抵抗の値にバラツキが
あつてもそれによる精度への影響は殆んどないの
で、従来の如く高精度の抵抗を得るためにトリミ
ングをするような必要がなく製造が容易となり、
安価に提供でき更に信頼度も高まる。そして本発
明のＤ／Ａ変換器は単調性が保証されており、且
つ高ビツト、高速データのＤ／Ａ変換が可能であ
るので、ダイナミツクレンジの広い信号のデイジ
タル処理、その再生への応用に適している。
更に本発明器においては第２のＤ／Ａ変換回路
としてパルス幅モデユレーシヨン型のものを使用
している。この型のものは一般に高精度の部品が
不要であり、安定な高ビツトのＤ／Ａ変換に適し
ているものの変換速度が遅いという欠点がある。
例えば100MHzの高速カウンタを使用しても14ビ
ツトのＤ／Ａ変換ではパルス幅設定に160μｓを
要し、ローパスフイルタをとおして平坦な出力を
得るためには更に２〜５倍の時間を必要とする。
ところが本発明器ではＮビツトのうちＮ−Ｍビツ
トをこの変換回路にてＤ／Ａ変換することとして
いるから適切なビツト配分を行うことにより高速
での使用が可能である。即ち実施例の如く６ビツ
トのデータの変換を100MHzの高速カウンタを使
用して行わせる場合はパルス幅設定は640nsであ
り、ローパスフイルタをとおしても３μｓ程度で
平坦な出力が得られる。
としてパルス幅モデユレーシヨン型のものを使用
している。この型のものは一般に高精度の部品が
不要であり、安定な高ビツトのＤ／Ａ変換に適し
ているものの変換速度が遅いという欠点がある。
例えば100MHzの高速カウンタを使用しても14ビ
ツトのＤ／Ａ変換ではパルス幅設定に160μｓを
要し、ローパスフイルタをとおして平坦な出力を
得るためには更に２〜５倍の時間を必要とする。
ところが本発明器ではＮビツトのうちＮ−Ｍビツ
トをこの変換回路にてＤ／Ａ変換することとして
いるから適切なビツト配分を行うことにより高速
での使用が可能である。即ち実施例の如く６ビツ
トのデータの変換を100MHzの高速カウンタを使
用して行わせる場合はパルス幅設定は640nsであ
り、ローパスフイルタをとおしても３μｓ程度で
平坦な出力が得られる。
更にまた本発明器では内部にオペアンプ等の増
幅器を使用していないのでオフセツト電圧の調整
等が不要であり、温度変化などでの精度の低下が
少いなど本発明は優れた効果を奏する。
幅器を使用していないのでオフセツト電圧の調整
等が不要であり、温度変化などでの精度の低下が
少いなど本発明は優れた効果を奏する。
第１図は本発明に係るＤ／Ａ変換器の基本的構
成を示すブロツク図、第２図は具体的構成例を示
す略示回路図、第３図イ〜ヘは動作説明図であ
る。 １，２……Ｄ／Ａ変換回路、１１……デコー
ダ、１２……分圧回路、１３……スイツチング回
路、２１……一致回路、２２……クロツク発振
器、２３……カウンタ、２４……Ｒ−Ｓフリツプ
フロツプ、２５，２６……スイツチトランジス
タ、２７……ローパスフイルタ。
成を示すブロツク図、第２図は具体的構成例を示
す略示回路図、第３図イ〜ヘは動作説明図であ
る。 １，２……Ｄ／Ａ変換回路、１１……デコー
ダ、１２……分圧回路、１３……スイツチング回
路、２１……一致回路、２２……クロツク発振
器、２３……カウンタ、２４……Ｒ−Ｓフリツプ
フロツプ、２５，２６……スイツチトランジス
タ、２７……ローパスフイルタ。
Claims (1)
- １ Ｎビツトのデイジタルデータの上位Ｍビツト
をデコードする手段、第１の基準電位と第２の基
準電位との間を２M個の抵抗により分圧する手
段、及び該分圧手段から前記デコード手段の出力
に応じた近接２電位を選択的に取出す手段を備え
た第１のＤ／Ａ変換回路と、下位（Ｎ−Ｍ）ビツ
トのデータのために設けられ、２N-Mの計数回
路、該計数回路の計数内容に基いて、２N-Mのク
ロツク期間のうち（Ｎ−Ｍ）ビツトのデータにて
定まる期間は前記２電位のうちの一方の電位を選
択し、残余のクロツク期間は他方の電位を選択す
る手段及び選択された両電位を合成する手段を備
えた第２のＤ／Ａ変換回路とを具備することを特
徴とするＤ／Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9834480A JPS5723321A (en) | 1980-07-17 | 1980-07-17 | Digital-to-analog converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9834480A JPS5723321A (en) | 1980-07-17 | 1980-07-17 | Digital-to-analog converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5723321A JPS5723321A (en) | 1982-02-06 |
| JPS628052B2 true JPS628052B2 (ja) | 1987-02-20 |
Family
ID=14217279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9834480A Granted JPS5723321A (en) | 1980-07-17 | 1980-07-17 | Digital-to-analog converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5723321A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60191523A (ja) * | 1984-03-13 | 1985-09-30 | Matsushita Electric Ind Co Ltd | デイジタル−アナログ変換器 |
| JPS6174418A (ja) * | 1984-09-20 | 1986-04-16 | Sanyo Electric Co Ltd | Ｄ／ａ変換器 |
| JPS6196832A (ja) * | 1984-10-18 | 1986-05-15 | Mitsubishi Electric Corp | Ｄ−ａ変換器 |
| JPH06101684B2 (ja) * | 1985-01-28 | 1994-12-12 | 三洋電機株式会社 | Ｄ／ａ変換器 |
| JPH0641393Y2 (ja) * | 1985-02-13 | 1994-10-26 | パイオニア株式会社 | ディグリッチドｄ／ａ変換器 |
| JPH07131355A (ja) * | 1993-11-01 | 1995-05-19 | Nec Corp | パルス幅変調回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3893102A (en) * | 1973-11-02 | 1975-07-01 | Bell Telephone Labor Inc | Digital-to-analog converter using differently decoded bit groups |
| JPS5530290A (en) * | 1979-02-19 | 1980-03-04 | Hitachi Ltd | Da converter |
-
1980
- 1980-07-17 JP JP9834480A patent/JPS5723321A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5723321A (en) | 1982-02-06 |
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