JPH0375100B2 - - Google Patents
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- JPH0375100B2 JPH0375100B2 JP26178285A JP26178285A JPH0375100B2 JP H0375100 B2 JPH0375100 B2 JP H0375100B2 JP 26178285 A JP26178285 A JP 26178285A JP 26178285 A JP26178285 A JP 26178285A JP H0375100 B2 JPH0375100 B2 JP H0375100B2
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高精度の高ビツトＤ／Ａ（デイジタ
ル／アナログ）変換器に関するものであり、各種
のＤ／Ａ変換器を具備する機器、例えば音声合成
器、CD（コンパクトデイスク）プレーヤ等に利用
されるものである。
ル／アナログ）変換器に関するものであり、各種
のＤ／Ａ変換器を具備する機器、例えば音声合成
器、CD（コンパクトデイスク）プレーヤ等に利用
されるものである。
一般にＤ／Ａ変換器においてはデイジタルデー
タを入力するデコード回路を備えているが、この
デコード回路のビツト毎の処理時間の不一致等に
よりグリツチを発生する。例えばデイジタルデー
タが“011…１”から“100…０”に変わる時、最
上位ビツトが最も早くデコードされると一時的に
“111…１”となり、アナログ出力にはスパイク状
のノイズが現れる。このノイズがグリツチであ
る。
タを入力するデコード回路を備えているが、この
デコード回路のビツト毎の処理時間の不一致等に
よりグリツチを発生する。例えばデイジタルデー
タが“011…１”から“100…０”に変わる時、最
上位ビツトが最も早くデコードされると一時的に
“111…１”となり、アナログ出力にはスパイク状
のノイズが現れる。このノイズがグリツチであ
る。
又、積分方式Ｄ／Ａ変換器のように、変換出力
が安定するまでに所定の時間を必要とするものも
ある。
が安定するまでに所定の時間を必要とするものも
ある。
以上の理由により一般にはＤ／Ａ変換回路の後
段にサンプルホールド回路を設けてＤ／Ａ変換回
路出力が安定した時点でサンプリングを行つてい
る。即ち、第３図に示す如く、Ｄ／Ａ変換回路４
１出力を該回路出力が安定した後で閉成されるス
イツチ４２を介してサンプルホールド回路４３に
付与している。コンデンサ４４及びオペアンプ４
５を有するこのサンプルホールド回路４３はその
出力をローパスフイルタ４６に付与し出力端子４
７にアナログデータを出力する。
段にサンプルホールド回路を設けてＤ／Ａ変換回
路出力が安定した時点でサンプリングを行つてい
る。即ち、第３図に示す如く、Ｄ／Ａ変換回路４
１出力を該回路出力が安定した後で閉成されるス
イツチ４２を介してサンプルホールド回路４３に
付与している。コンデンサ４４及びオペアンプ４
５を有するこのサンプルホールド回路４３はその
出力をローパスフイルタ４６に付与し出力端子４
７にアナログデータを出力する。
ここで、Ｄ／Ａ変換回路４１が高精度である
と、その出力を受けるサンプルホールド回路４３
の構成要素も高精度の素子で構成する必要があ
り、高価になるという欠点がある。
と、その出力を受けるサンプルホールド回路４３
の構成要素も高精度の素子で構成する必要があ
り、高価になるという欠点がある。
特開昭57−23321号公報には第４図に示すＤ／
Ａ変換器が紹介されている。これは高価なサンプ
ルホールド回路を必要としないが、以下に述べる
誤差を生ずるおそれがあるし、また上記グリツチ
を避け得ないという不都合がある。この従来の
Ｄ／Ａ変換器はＮビツトのデイジタルデータのう
ち上位のＭビツトを入力する第１のＤ／Ａ変換回
路５１と、下位の（Ｎ−Ｍ）ビツトと第１のＤ／
Ａ変換回路５１の出力とを入力する第２のＤ／Ａ
変換回路５２とを備えている。Ｍビツトのデイジ
タルデータはデコード手段５３で解読され、その
デコード信号はスイツチ回路５４に入力される。
このスイツチ回路は、第１の基準電位Vrefと第
２の基準電位VEとの間を2M個の抵抗により分圧
する手段５５のうちから上記デコード信号に応じ
た近接２電位を選択的に出力する。この近接２電
位V1、V2（V2＞V1）はＮビツトのデイジタルデ
ータに相当するアナログ量が存在する領域を概略
的に表現するものである。
Ａ変換器が紹介されている。これは高価なサンプ
ルホールド回路を必要としないが、以下に述べる
誤差を生ずるおそれがあるし、また上記グリツチ
を避け得ないという不都合がある。この従来の
Ｄ／Ａ変換器はＮビツトのデイジタルデータのう
ち上位のＭビツトを入力する第１のＤ／Ａ変換回
路５１と、下位の（Ｎ−Ｍ）ビツトと第１のＤ／
Ａ変換回路５１の出力とを入力する第２のＤ／Ａ
変換回路５２とを備えている。Ｍビツトのデイジ
タルデータはデコード手段５３で解読され、その
デコード信号はスイツチ回路５４に入力される。
このスイツチ回路は、第１の基準電位Vrefと第
２の基準電位VEとの間を2M個の抵抗により分圧
する手段５５のうちから上記デコード信号に応じ
た近接２電位を選択的に出力する。この近接２電
位V1、V2（V2＞V1）はＮビツトのデイジタルデ
ータに相当するアナログ量が存在する領域を概略
的に表現するものである。
第２のＤ／Ａ変換回路５２は下位（Ｎ−Ｍ）ビ
ツトのデイジタルデータに基づき上記近接２電位
の間をさらに細かく指定するものであり、クロツ
ク発振回５６と、2N-Mの計数回路５７と、（Ｎ−
Ｍ）ビツトのデイジタルデータと計数回路５７出
力との一致を見る一致回路５８と、この一致回路
５８出力でセツト、計数回路５７出力でリセツト
されるＲ−Ｓフリツプフロツプ５９と、このＲ−
Ｓフリツプフロツプ５９出力にて上記近接２電位
を択一的に出力する２つのゲート回路６０，６１
と、両ゲート回路の合成出力を入力するローパス
フイルタ６２とを備えている。
ツトのデイジタルデータに基づき上記近接２電位
の間をさらに細かく指定するものであり、クロツ
ク発振回５６と、2N-Mの計数回路５７と、（Ｎ−
Ｍ）ビツトのデイジタルデータと計数回路５７出
力との一致を見る一致回路５８と、この一致回路
５８出力でセツト、計数回路５７出力でリセツト
されるＲ−Ｓフリツプフロツプ５９と、このＲ−
Ｓフリツプフロツプ５９出力にて上記近接２電位
を択一的に出力する２つのゲート回路６０，６１
と、両ゲート回路の合成出力を入力するローパス
フイルタ６２とを備えている。
この従来のＤ／Ａ変換器において１回のＮビツ
トのデイジタルデータが入力されてくる周期（１
回のＤ／Ａ変換期間、Tc）とクロツク発振回路
５６の周期Tfとは非同期の場合が多く、 Tc＝１×2N-M×Tf ……(6) Ｉ：自然数 とすることは困難である。そこで通常は、Tcが
Ｉ×2N-M×Tfより大きくなるようにTfを選定す
る。
トのデイジタルデータが入力されてくる周期（１
回のＤ／Ａ変換期間、Tc）とクロツク発振回路
５６の周期Tfとは非同期の場合が多く、 Tc＝１×2N-M×Tf ……(6) Ｉ：自然数 とすることは困難である。そこで通常は、Tcが
Ｉ×2N-M×Tfより大きくなるようにTfを選定す
る。
ゲート回路６０，６１の合成出力V6には常に
V1若しくはV2が出力されるので、（Tc−Ｉ×
2N-M×Tf）の期間（余剰期間）にはV1又はV2の
電位が出力端子６３に出力され誤差εとなる。
V1若しくはV2が出力されるので、（Tc−Ｉ×
2N-M×Tf）の期間（余剰期間）にはV1又はV2の
電位が出力端子６３に出力され誤差εとなる。
デイジタルデータを下位ビツトより順にa0、a1
…、aN-1とすると、Voutは一般に、 Vout＝（a0・20＋a1・21＋… ＋aN-1・2N-1）×（Vref −VE）／2N＋ε ＝Vx＋ε ……(7) と表現できる。
…、aN-1とすると、Voutは一般に、 Vout＝（a0・20＋a1・21＋… ＋aN-1・2N-1）×（Vref −VE）／2N＋ε ＝Vx＋ε ……(7) と表現できる。
誤差εは例えば（Tc−Ｉ×2N-M×Tf）の期間
に近接する２電位の高電圧側の電位V2が出力端
子６３に出力されるとすると、 ε＝（V2−Vx） ×（Tc−Ｉ×2N-M×Tf）／Tc ……(8) となる。ここで、Ｎ＝16（ビツト）、Ｍ＝８（ビツ
ト）、Ｉ＝１（パルス幅モジユレーシヨンを１回）、
Tc＝（2N-M＋４）×Tf（４×Tf期間誤差として出
力端子にV2を出力する）、下位（Ｎ−Ｍ）ビツト
のデータをa0＝１、a1〜aN-M-1＝０とすると、 V2−Vx＝（28−１）×（Vref−VE）／2N ε＝255×４／260 ×（Vref−VE）／2N ≒3.92（Vref−VE ）／2N ……(9) となる。Ｄ／Ａ変換器の1LSB（Least
Significant Bit）は（Vref−VE）／2Nであるか
ら、(9)式は約4LSBの誤差を表している。
に近接する２電位の高電圧側の電位V2が出力端
子６３に出力されるとすると、 ε＝（V2−Vx） ×（Tc−Ｉ×2N-M×Tf）／Tc ……(8) となる。ここで、Ｎ＝16（ビツト）、Ｍ＝８（ビツ
ト）、Ｉ＝１（パルス幅モジユレーシヨンを１回）、
Tc＝（2N-M＋４）×Tf（４×Tf期間誤差として出
力端子にV2を出力する）、下位（Ｎ−Ｍ）ビツト
のデータをa0＝１、a1〜aN-M-1＝０とすると、 V2−Vx＝（28−１）×（Vref−VE）／2N ε＝255×４／260 ×（Vref−VE）／2N ≒3.92（Vref−VE ）／2N ……(9) となる。Ｄ／Ａ変換器の1LSB（Least
Significant Bit）は（Vref−VE）／2Nであるか
ら、(9)式は約4LSBの誤差を表している。
一方、(8)式で表される誤差を解消するために(6)
式の等式が成立するようにTfを選択したとして
も、第４図の回路ではデコード手段５３により発
生するグリツチはそのまま出力端子６３に出力さ
れることになり、出力誤差を発生する。
式の等式が成立するようにTfを選択したとして
も、第４図の回路ではデコード手段５３により発
生するグリツチはそのまま出力端子６３に出力さ
れることになり、出力誤差を発生する。
このようにＤ／Ａ変換器の精度に見合う高価
な、即ち構成要素の特性が十分に吟味されたサン
プルホールド回路を採用する必要があつたり、或
いは上記誤差εを発生したり、デイジタルデータ
を受けるデコード手段のビツト毎の処理時間の不
一致等によりグリツチを発生するという問題点が
あつた。そこで本願出願人はこれらの問題点を解
消するＤ／Ａ変換器を特願昭59−197507号にて提
案した。
な、即ち構成要素の特性が十分に吟味されたサン
プルホールド回路を採用する必要があつたり、或
いは上記誤差εを発生したり、デイジタルデータ
を受けるデコード手段のビツト毎の処理時間の不
一致等によりグリツチを発生するという問題点が
あつた。そこで本願出願人はこれらの問題点を解
消するＤ／Ａ変換器を特願昭59−197507号にて提
案した。
この発明は第５図に示すようにＮビツトのデイ
ジタルデータDoの上位Ｍビツトをデコードする
デコーダ８１、第１の基準電位Vrefと第２の基
準電位VEとの間を2M個の抵抗により分圧する分
圧回路８２、及び該分圧回路８２から前記デコー
ダ８１の出力に応じたデイジタルデータDo相当
の近接２電位V1、V2を選択的に取出すスイツチ
ング回路８３を備えた第１のＤ／Ａ変換回路７１
と、 下位（Ｎ−Ｍ）ビツトのデータのために設けら
れ、2N-Mのカウンタ９３、該カウンタ９３の計数
内容に基づいて、１回のＤ／Ａ変換期間（Tc）
よりも短い2N-Mのクロツク期間（Tp）のうち
（Ｎ−Ｍ）ビツトのデータにて定まる期間は前記
２電位のうちの一方の電位を選択し、残余のクロ
ツク期間は他方の電位を選択するようになしてあ
り、発振回路９２、一致回路９１、制御回路９７
及びＲ−Ｓフリツプフロツプ９４、ANDゲート
９８，９９、スイツチングトランジスタ９５，９
６等からなる手段、選択された両電位を合成して
出力するローパスフイルタ１００等の手段を備
え、残余の期間（Tc−Tp）には前記２電位のい
ずれをも選択せず出力手段をハイインピーダンス
状態にすべくなした第２のＤ／Ａ回路７２とを具
備するものである。このようなＤ／Ａ変換器では
残余の期間（Tc−Tp）には出力端子に近接２電
位V1、V2のいずれをも出力せずハイインピーダ
ンスに保つているので上記誤差εを出力しない。
また、2N-Mのクロツク期間Tpの開始タイミング
を、デイジタルデータの入力タイミングから一定
時間（デコード手段が安定化する期間）遅れるよ
うにすることによつて上述のグリツチを防止する
ことができる。
ジタルデータDoの上位Ｍビツトをデコードする
デコーダ８１、第１の基準電位Vrefと第２の基
準電位VEとの間を2M個の抵抗により分圧する分
圧回路８２、及び該分圧回路８２から前記デコー
ダ８１の出力に応じたデイジタルデータDo相当
の近接２電位V1、V2を選択的に取出すスイツチ
ング回路８３を備えた第１のＤ／Ａ変換回路７１
と、 下位（Ｎ−Ｍ）ビツトのデータのために設けら
れ、2N-Mのカウンタ９３、該カウンタ９３の計数
内容に基づいて、１回のＤ／Ａ変換期間（Tc）
よりも短い2N-Mのクロツク期間（Tp）のうち
（Ｎ−Ｍ）ビツトのデータにて定まる期間は前記
２電位のうちの一方の電位を選択し、残余のクロ
ツク期間は他方の電位を選択するようになしてあ
り、発振回路９２、一致回路９１、制御回路９７
及びＲ−Ｓフリツプフロツプ９４、ANDゲート
９８，９９、スイツチングトランジスタ９５，９
６等からなる手段、選択された両電位を合成して
出力するローパスフイルタ１００等の手段を備
え、残余の期間（Tc−Tp）には前記２電位のい
ずれをも選択せず出力手段をハイインピーダンス
状態にすべくなした第２のＤ／Ａ回路７２とを具
備するものである。このようなＤ／Ａ変換器では
残余の期間（Tc−Tp）には出力端子に近接２電
位V1、V2のいずれをも出力せずハイインピーダ
ンスに保つているので上記誤差εを出力しない。
また、2N-Mのクロツク期間Tpの開始タイミング
を、デイジタルデータの入力タイミングから一定
時間（デコード手段が安定化する期間）遅れるよ
うにすることによつて上述のグリツチを防止する
ことができる。
さて以上の如き特願昭59−197507号の発明は従
来の問題点を一応解消できるのであるが、上位の
Ｍビツトが大きく変動した場合には第１のＤ／Ａ
変換回路７１出力、従つてＤ／Ａ変換器全体とし
ては出力が安定になるまでの所要時間が大きくな
る。特に高ビツト化したものでは分圧回路８２が
受けもつビツト数Ｍが大となり、その回路の出力
電圧が遷移するのに必要な時間が大きく、出力電
圧が安定するまでの時間に変換速度が制約され高
速化が困難であるという難点がある。
来の問題点を一応解消できるのであるが、上位の
Ｍビツトが大きく変動した場合には第１のＤ／Ａ
変換回路７１出力、従つてＤ／Ａ変換器全体とし
ては出力が安定になるまでの所要時間が大きくな
る。特に高ビツト化したものでは分圧回路８２が
受けもつビツト数Ｍが大となり、その回路の出力
電圧が遷移するのに必要な時間が大きく、出力電
圧が安定するまでの時間に変換速度が制約され高
速化が困難であるという難点がある。
これを解決するには、分圧回路８２を構成する
抵抗ストリングの抵抗値を低くし、またスイツチ
ング回路８３を構成するMOSFETのβを大きく
することが考えられるが、ICにて構成する場合
にはチツプ面積の増大を来し、また高価なプロセ
スを利用する必要があつてチツプコストの上昇を
避けることができない。
抵抗ストリングの抵抗値を低くし、またスイツチ
ング回路８３を構成するMOSFETのβを大きく
することが考えられるが、ICにて構成する場合
にはチツプ面積の増大を来し、また高価なプロセ
スを利用する必要があつてチツプコストの上昇を
避けることができない。
本発明はこのような従来技術の問題点を解決す
るためになされたものであり、Ｎビツトのデイジ
タルデータのうちの上位Ｍビツトのデータをデコ
ードするデコーダの外にこのＭビツト中の上位Ｌ
ビツトのデータをデコードするデコーダを設け、
これによつて近接２電位V1、V2を決定するよう
になして高ビツト数のデータを高速にて変換でき
るようになしたＤ／Ａ変換器を提供することも目
的とする。
るためになされたものであり、Ｎビツトのデイジ
タルデータのうちの上位Ｍビツトのデータをデコ
ードするデコーダの外にこのＭビツト中の上位Ｌ
ビツトのデータをデコードするデコーダを設け、
これによつて近接２電位V1、V2を決定するよう
になして高ビツト数のデータを高速にて変換でき
るようになしたＤ／Ａ変換器を提供することも目
的とする。
本発明に係るＤ／Ａ変換器は、Ｎビツトのデイ
ジタルデータの上位Ｍビツトをデコードする第１
のデコード手段、前記Ｎビツトのデイジタルデー
タの上位Ｌ（Ｌ＜Ｍ）ビツトをデコードする第２
のデコード手段、第１の基準電位と第２の基準電
位との間を2M個の抵抗により分圧する手段、及び
該分圧手段から１回のＤ／Ａ変換期間Tcよりも
短い2N-Mのクロツク期間Tpと、残余のクロツク
期間Tc−Tpより短い期間TLとは前記第１のデコ
ード手段の出力に応じた近接２電位を選択的に取
出し、残余のクロツク期間（Tc−Tp−TL）は前
記第１のデコード手段の出力に応じた前記近接２
電位と、前記第２のデコード手段の出力に応じた
近接２電位とを合成して取出す手段を備えた第１
のＤ／Ａ変換回路と、下位（Ｎ−Ｍ）ビツトのデ
ータのために設けられ、2N-Mのカウンタ、該カウ
ンタの計数内容に基づいて、前記期間Tpのうち
Ｎ−Ｍビツトのデータにて定まる期間は第１の
Ｄ／Ａ変換回路にて取出された２電位のうちの一
方を、また残余の期間は他方の電位を選択する手
段、選択された電位を合成して出力する出力手
段、及び残余の期間Tc−Tpには前記２電位のい
ずれも選択せず前記出力手段をハイインピーダン
ス状態にする手段を備えた第２のＤ／Ａ変換回路
とを具備することを特徴とする。
ジタルデータの上位Ｍビツトをデコードする第１
のデコード手段、前記Ｎビツトのデイジタルデー
タの上位Ｌ（Ｌ＜Ｍ）ビツトをデコードする第２
のデコード手段、第１の基準電位と第２の基準電
位との間を2M個の抵抗により分圧する手段、及び
該分圧手段から１回のＤ／Ａ変換期間Tcよりも
短い2N-Mのクロツク期間Tpと、残余のクロツク
期間Tc−Tpより短い期間TLとは前記第１のデコ
ード手段の出力に応じた近接２電位を選択的に取
出し、残余のクロツク期間（Tc−Tp−TL）は前
記第１のデコード手段の出力に応じた前記近接２
電位と、前記第２のデコード手段の出力に応じた
近接２電位とを合成して取出す手段を備えた第１
のＤ／Ａ変換回路と、下位（Ｎ−Ｍ）ビツトのデ
ータのために設けられ、2N-Mのカウンタ、該カウ
ンタの計数内容に基づいて、前記期間Tpのうち
Ｎ−Ｍビツトのデータにて定まる期間は第１の
Ｄ／Ａ変換回路にて取出された２電位のうちの一
方を、また残余の期間は他方の電位を選択する手
段、選択された電位を合成して出力する出力手
段、及び残余の期間Tc−Tpには前記２電位のい
ずれも選択せず前記出力手段をハイインピーダン
ス状態にする手段を備えた第２のＤ／Ａ変換回路
とを具備することを特徴とする。
以上の如き本発明器においては、TLの期間に
おいては最も上位側のＬビツトのデータに基づく
近接２電位をスイツチング回路が出力するので入
力されるデイジタルデータが大きく変化する場合
でも第１のＤ／Ａ変換回路出力電圧、従つてま
た、全体としての出力電圧が安定するまでの時間
を短くすることができる。
おいては最も上位側のＬビツトのデータに基づく
近接２電位をスイツチング回路が出力するので入
力されるデイジタルデータが大きく変化する場合
でも第１のＤ／Ａ変換回路出力電圧、従つてま
た、全体としての出力電圧が安定するまでの時間
を短くすることができる。
また、出力をハイインピーダンスにする期間を
短くし得て出力精度の向上が可能となる。また精
度が従来程度でよい場合はより高速の変換が可能
となる。
短くし得て出力精度の向上が可能となる。また精
度が従来程度でよい場合はより高速の変換が可能
となる。
第１図は本発明に係るＤ／Ａ変換器の構成を示
すブロツク図、第２図はその動作説明のための波
形図である。
すブロツク図、第２図はその動作説明のための波
形図である。
本発明器は上位のＭビツトをアナログデータに
変換する第１のＤ／Ａ変換回路１と、下位の（Ｎ
−Ｍ）ビツトをアナログデータに変換する第２の
Ｄ／Ａ変換回路２とからなり、第２のＤ／Ａ変換
回路自体は第５図に示した特願昭59−197507号の
ものと同様である。
変換する第１のＤ／Ａ変換回路１と、下位の（Ｎ
−Ｍ）ビツトをアナログデータに変換する第２の
Ｄ／Ａ変換回路２とからなり、第２のＤ／Ａ変換
回路自体は第５図に示した特願昭59−197507号の
ものと同様である。
ＮビツトのデイジタルデータDoのうちの上位
ＭビツトはＭビツトのデコーダ１１に入力され、
またデータDoのうちの上位Ｌビツト（Ｌ＜Ｍ）
はＬビツトのデコーダ１２に入力され、ここでそ
れぞれの入力内容に応じた信号をスイツチング回
路１４へ与える。分圧回路１３は2M個の均等な抵
抗を直列接続してなり第１の基準電位Vrefと第
２の基準電位VEとの間に接続されており、各抵
抗の両端から引き出された分圧出力端子はスイツ
チング回路１４に繋ぎこまれている。
ＭビツトはＭビツトのデコーダ１１に入力され、
またデータDoのうちの上位Ｌビツト（Ｌ＜Ｍ）
はＬビツトのデコーダ１２に入力され、ここでそ
れぞれの入力内容に応じた信号をスイツチング回
路１４へ与える。分圧回路１３は2M個の均等な抵
抗を直列接続してなり第１の基準電位Vrefと第
２の基準電位VEとの間に接続されており、各抵
抗の両端から引き出された分圧出力端子はスイツ
チング回路１４に繋ぎこまれている。
スイツチング回路１４はデコーダ１１，１２の
入力によつてオン、オフ制御され、分圧回路１３
の分圧出力端子のいずれか２つの電位を、入力デ
ータDo相当のアナログ値の近接２電位V1、V2
〔第２図ホ，ヲ〕として出力し、これを第２の
Ｄ／Ａ変換回路２のスイツチングトランジスタ２
５，２６夫々へ与える。第２のＤ／Ａ変換回路２
の制御回路２７は第２図ニに示すようにタイミン
グ信号Ｖ１５をスイツチング回路１４へ与えてい
る。
入力によつてオン、オフ制御され、分圧回路１３
の分圧出力端子のいずれか２つの電位を、入力デ
ータDo相当のアナログ値の近接２電位V1、V2
〔第２図ホ，ヲ〕として出力し、これを第２の
Ｄ／Ａ変換回路２のスイツチングトランジスタ２
５，２６夫々へ与える。第２のＤ／Ａ変換回路２
の制御回路２７は第２図ニに示すようにタイミン
グ信号Ｖ１５をスイツチング回路１４へ与えてい
る。
制御回路２７には外部回路からＤ／Ａ変換の周
期Tcを規定する制御信号WCK〔第２図イ〕が入
力される。これに伴い第２図ロに示すようにデー
タDoが更新される。
期Tcを規定する制御信号WCK〔第２図イ〕が入
力される。これに伴い第２図ロに示すようにデー
タDoが更新される。
スイツチング回路１４はTcよりも短い2N-Mの
クロツク期間Tp〔第２図ヘ〕はＭビツトのデコー
ダ１１へ入力されたＭビツトのデータに対応する
２つの電位V1M、V2M（V2M＞V1M）を選択し
て第２のＤ／Ａ変換回路２のスイツチングトラン
ジスタ２５，２６夫々のソースへ与える。
クロツク期間Tp〔第２図ヘ〕はＭビツトのデコー
ダ１１へ入力されたＭビツトのデータに対応する
２つの電位V1M、V2M（V2M＞V1M）を選択し
て第２のＤ／Ａ変換回路２のスイツチングトラン
ジスタ２５，２６夫々のソースへ与える。
残余のクロツク期間（Tc−Tp）はＬビツトの
デコーダ１２へ入力されたＬビツトのデータに対
応する２つの電位V1L、V2L（V2L＞V1L）と前
述のV1M、V2Mとを合成する。
デコーダ１２へ入力されたＬビツトのデータに対
応する２つの電位V1L、V2L（V2L＞V1L）と前
述のV1M、V2Mとを合成する。
このようにして得られるV1M、V2M、V1L、
V2Lは、ＮビツトデータDoのa0、a1、a2…aN-1の
うちの上位Ｍビツトのデータを下位側からaN-M、
aN-M+1、aN-M+2…aN-L、aN-L+1、…aN-1とし、ま
た第１のＤ／Ａ変換回路１の最小の出力電圧ステ
ツプをeMとすると V1M＝（aN-M・20＋aN-M+1・21＋… ＋aN-1・2M-1）eM ……(1) V2M＝V1M＋eM ……(2) V1L＝（aN-L・20＋aN-L+1・21＋… ＋aN-1・2L-1）eM ……(3) V2L＝V1L＋eM ……(4) 但し、 eM＝（Vref−VE）／2M ……(5) で表される電位である。具体的には分圧回路１３
を構成する2M個の抵抗のうち、Ｍビツト又はＬビ
ツトの入力データに対応して選択される抵抗の両
端の電位、即ち相隣る分圧出力端子の電位であ
る。
V2Lは、ＮビツトデータDoのa0、a1、a2…aN-1の
うちの上位Ｍビツトのデータを下位側からaN-M、
aN-M+1、aN-M+2…aN-L、aN-L+1、…aN-1とし、ま
た第１のＤ／Ａ変換回路１の最小の出力電圧ステ
ツプをeMとすると V1M＝（aN-M・20＋aN-M+1・21＋… ＋aN-1・2M-1）eM ……(1) V2M＝V1M＋eM ……(2) V1L＝（aN-L・20＋aN-L+1・21＋… ＋aN-1・2L-1）eM ……(3) V2L＝V1L＋eM ……(4) 但し、 eM＝（Vref−VE）／2M ……(5) で表される電位である。具体的には分圧回路１３
を構成する2M個の抵抗のうち、Ｍビツト又はＬビ
ツトの入力データに対応して選択される抵抗の両
端の電位、即ち相隣る分圧出力端子の電位であ
る。
このようなスイツチング回路１４の出力電圧
V1M、V2M、V1L、V2Lは第２のＤ／Ａ変換回
路基準電位として与えられる。
V1M、V2M、V1L、V2Lは第２のＤ／Ａ変換回
路基準電位として与えられる。
次に第２のＤ／Ａ変換回路２について説明す
る。２１は下位側Ｎ−Ｍビツトを入力する一致回
路であつて、この入力データとカウンタ２３の計
数値との一致を調べ、一致したタイミングで第２
図トに示す一致信号Ｖ９を発する。この信号Ｖ９
はＲ−Ｓフリツプフロツプ２４のセツト端子Ｓへ
与えられる。発振回路２２はクロツクをカウンタ
２３に計数対称として与えると共に制御回路２７
へ与える。制御回路２７はこのクロツクをもとに
WCKの立上りからTn経過後に立ち上るリセツト
信号Ｖ７〔第２図ハ〕をカウンタ２３に発する。
カウンタ２３は計数内容が０になるとリセツトパ
ルスＶ８〔第２図ヘ〕を発し、これを制御回路２
７及びＲ−Ｓフリツプフロツプ２４のリセツト端
子Ｒに与える。Ｒ−Ｓフリツプフロツプ２４は上
述の如き一致信号Ｖ９及びリセツトパルスＶ８が
入力されるのでそのセツト出力Ｖ１０は第２図チ
に示すように変化し、これがANDゲート２８に、
またその相補信号１０がANDゲート２９に与
えられる。制御回路２７はリセツト信号Ｖ７発生
後、2N-Mのクロツク期間Tpに亘つてハイレベル
となるゲート信号Ｖ１１〔第２図リ〕を発し、こ
れをANDゲート２８，２９の他入力としている。
そして第２図ヌ，ルに示すANDゲート２９，２
８の出力Ｖ１２，Ｖ１３をIGFET（絶縁ゲート型
電界効果トランジスタ）スイツチングトランジス
タ２６，２５のゲートに与えている。トランジス
タ２５，２６のソース側は一括接続されてローパ
スフイルタ３０に接続され、その入力信号が平滑
化されて第２のＤ／Ａ変換回路２又は本発明器の
出力Voutとなる。
る。２１は下位側Ｎ−Ｍビツトを入力する一致回
路であつて、この入力データとカウンタ２３の計
数値との一致を調べ、一致したタイミングで第２
図トに示す一致信号Ｖ９を発する。この信号Ｖ９
はＲ−Ｓフリツプフロツプ２４のセツト端子Ｓへ
与えられる。発振回路２２はクロツクをカウンタ
２３に計数対称として与えると共に制御回路２７
へ与える。制御回路２７はこのクロツクをもとに
WCKの立上りからTn経過後に立ち上るリセツト
信号Ｖ７〔第２図ハ〕をカウンタ２３に発する。
カウンタ２３は計数内容が０になるとリセツトパ
ルスＶ８〔第２図ヘ〕を発し、これを制御回路２
７及びＲ−Ｓフリツプフロツプ２４のリセツト端
子Ｒに与える。Ｒ−Ｓフリツプフロツプ２４は上
述の如き一致信号Ｖ９及びリセツトパルスＶ８が
入力されるのでそのセツト出力Ｖ１０は第２図チ
に示すように変化し、これがANDゲート２８に、
またその相補信号１０がANDゲート２９に与
えられる。制御回路２７はリセツト信号Ｖ７発生
後、2N-Mのクロツク期間Tpに亘つてハイレベル
となるゲート信号Ｖ１１〔第２図リ〕を発し、こ
れをANDゲート２８，２９の他入力としている。
そして第２図ヌ，ルに示すANDゲート２９，２
８の出力Ｖ１２，Ｖ１３をIGFET（絶縁ゲート型
電界効果トランジスタ）スイツチングトランジス
タ２６，２５のゲートに与えている。トランジス
タ２５，２６のソース側は一括接続されてローパ
スフイルタ３０に接続され、その入力信号が平滑
化されて第２のＤ／Ａ変換回路２又は本発明器の
出力Voutとなる。
さて、第２のＤ／Ａ変換回路の最小の出力電圧
ステツプeNは eN＝eM／2N-M となるが、(5)式を代入すると eN＝（Vref−VE）／2N ……(6) となる。下位（Ｎ−Ｍ）ビツトのデータをa0、a1
…aN-M-1とすると 出力Voutは Vout＝（a0・20＋a1・21… ＋aN-M-1・2N-M-1）eN＋V1M となり、これに(1)式及び(6)式を代入すると Vout＝（a0・20＋a1・21＋… ＋aN-M-1・2N-M-1＋2N-M・2N-M＋… ＋aN-1・2N-1） ×（Vref−VE）／2N ……(7) となつてこれがローパスフイルタ３０から取出さ
れることになる。
ステツプeNは eN＝eM／2N-M となるが、(5)式を代入すると eN＝（Vref−VE）／2N ……(6) となる。下位（Ｎ−Ｍ）ビツトのデータをa0、a1
…aN-M-1とすると 出力Voutは Vout＝（a0・20＋a1・21… ＋aN-M-1・2N-M-1）eN＋V1M となり、これに(1)式及び(6)式を代入すると Vout＝（a0・20＋a1・21＋… ＋aN-M-1・2N-M-1＋2N-M・2N-M＋… ＋aN-1・2N-1） ×（Vref−VE）／2N ……(7) となつてこれがローパスフイルタ３０から取出さ
れることになる。
次に本発明器の動作をもう少し詳しく説明す
る。
る。
制御回路２７は制御信号WCKの入力後発振回
路２２からのクロツク計数によつてTn経過後に
リセツト信号Ｖ７を発し、またTn−TL経過後に
タイミング信号Ｖ１５をハイレベルとする。
路２２からのクロツク計数によつてTn経過後に
リセツト信号Ｖ７を発し、またTn−TL経過後に
タイミング信号Ｖ１５をハイレベルとする。
期間Tnは、第１のＤ／Ａ変換回路１において
デイジタルデータが変化し、そのデータに対応し
たアナログ出力V1M又はV1MとV1Lとの合成値
（以下これらをまとめてV1という）及びV2M又
はV2MとV2Lとの合成値（以下これらをまとめ
てV2という）が安定した値をとるまでに要する
時間、つまり第２図ホに示すように立上り期間が
終わつて安定状態になるに要する時間として定め
ておく。
デイジタルデータが変化し、そのデータに対応し
たアナログ出力V1M又はV1MとV1Lとの合成値
（以下これらをまとめてV1という）及びV2M又
はV2MとV2Lとの合成値（以下これらをまとめ
てV2という）が安定した値をとるまでに要する
時間、つまり第２図ホに示すように立上り期間が
終わつて安定状態になるに要する時間として定め
ておく。
而して期間Tnの前半のTn−TLの期間はＬビツ
トデコーダ１２の出力に相応するスイツチとＭビ
ツトデコーダ１１の出力に相応するスイツチとが
共に閉成し、Tnの後半、つまりTLの期間はＭビ
ツトデコーダ１１の出力に相応するスイツチのみ
を閉成するように信号Ｖ１５でスイツチング回路
１４の制御を行う。
トデコーダ１２の出力に相応するスイツチとＭビ
ツトデコーダ１１の出力に相応するスイツチとが
共に閉成し、Tnの後半、つまりTLの期間はＭビ
ツトデコーダ１１の出力に相応するスイツチのみ
を閉成するように信号Ｖ１５でスイツチング回路
１４の制御を行う。
このような動作により期間Tnの前半のTn−TL
の間は上位Ｍビツトのデータに対応するスイツチ
だけをオンさせる場合に比し実効的なオン抵抗を
低下させることができV1、V2の立上りを急峻に
することができる。第２図ニは実線で本発明器に
よる場合のV1、V2の変化状態を、また破線で第
５図に示すＤ／Ａ変換器のV1、V2の変化の状態
を示している。
の間は上位Ｍビツトのデータに対応するスイツチ
だけをオンさせる場合に比し実効的なオン抵抗を
低下させることができV1、V2の立上りを急峻に
することができる。第２図ニは実線で本発明器に
よる場合のV1、V2の変化状態を、また破線で第
５図に示すＤ／Ａ変換器のV1、V2の変化の状態
を示している。
これらの対比から明らかな如く本発明ではV1、
V2の立上り時間、つまりTnを短縮できる。
V2の立上り時間、つまりTnを短縮できる。
次に制御回路２７はリセツト信号Ｖ７の発生後
2N-Mのクロツク期間Tpに亘つてハイレベルに設
定されるゲート信号Ｖ１１をANDゲート２８，
２９に与える。
2N-Mのクロツク期間Tpに亘つてハイレベルに設
定されるゲート信号Ｖ１１をANDゲート２８，
２９に与える。
第２の変換回路２はＮ−Ｍビツトの入力データ
の内容に応じて相互にオン、オフが逆となるスイ
ツチングトランジスタ２５，２６のオン、オフを
制御して、ローパスフイルタ３０へ入力すべき電
位の一定時間内におけるV1選択時間TQ〔第２図
ヌ〕及びV2選択期間TR〔第２図ル〕を入力デー
タの内容に応じて変更するようにしたパルス幅モ
ジユレーシヨン型のものである。
の内容に応じて相互にオン、オフが逆となるスイ
ツチングトランジスタ２５，２６のオン、オフを
制御して、ローパスフイルタ３０へ入力すべき電
位の一定時間内におけるV1選択時間TQ〔第２図
ヌ〕及びV2選択期間TR〔第２図ル〕を入力デー
タの内容に応じて変更するようにしたパルス幅モ
ジユレーシヨン型のものである。
即ちカウンタ２３は発振回路２２が出力するク
ロツクをリセツト信号Ｖ７入力以降計数するが、
その内容が０になる都度、即ち2N-M個クロツクを
計数する都度、リセツトパルスＶ８を発する。
（制御回路２７からリセツト信号Ｖ７が入力され
て０になつたときもリセツトパルスＶ８を発す
る。） 一方カウンタ２３は一致回路２１に計数内容を
発し、Ｎ−Ｍビツトの入力と計数内容とが一致し
たときに一致信号Ｖ９を発し、Ｒ−Ｓフリツプフ
ロツプ２４をセツトする。Ｒ−Ｓフリツプフロツ
プ２４のセツト出力Ｖ１０及びリセツト出力１
０は夫々ANDゲート２８，２９に与えられるか
ら、夫々のハイ、ローに応じてANDゲート２８
からは第２図ルに示すＶ１３が、ANDゲート２
９からは第２図ヌに示すＶ１２が出力される。
ロツクをリセツト信号Ｖ７入力以降計数するが、
その内容が０になる都度、即ち2N-M個クロツクを
計数する都度、リセツトパルスＶ８を発する。
（制御回路２７からリセツト信号Ｖ７が入力され
て０になつたときもリセツトパルスＶ８を発す
る。） 一方カウンタ２３は一致回路２１に計数内容を
発し、Ｎ−Ｍビツトの入力と計数内容とが一致し
たときに一致信号Ｖ９を発し、Ｒ−Ｓフリツプフ
ロツプ２４をセツトする。Ｒ−Ｓフリツプフロツ
プ２４のセツト出力Ｖ１０及びリセツト出力１
０は夫々ANDゲート２８，２９に与えられるか
ら、夫々のハイ、ローに応じてANDゲート２８
からは第２図ルに示すＶ１３が、ANDゲート２
９からは第２図ヌに示すＶ１２が出力される。
Ｎ−Ｍビツトのデータの値が小さい（又は大き
い）程、Ｖ１２がハイレベルとなる期間TQが短
く（又は長く）、逆にＶ１３がハイレベルとなる
期間TRが長く（又は短く）なる。このようなＶ
１２，Ｖ１３がトランジスタ２６，２６に与えら
れるからTcの期間のうちTQはV2が、また期間
TRにはV1が付与され、残余の期間（つまりカウ
ンタ２３が2N-Mを計数して０に戻り、制御回路２
７のゲート信号Ｖ１１をローレベルにした後）
Tc−Tpはいずれのトランジスタ２５，２６とも
にオフして、トランジスタ２５，２６のソース側
一括接続点３１はハイインピーダンスの状態とな
る。第２図ヲは上記接続点３１の電位Ｖ１４を示
している。つまりTcの間電位V2、V1が交番し、
その時間が入力データDoの下位側Ｎ−Ｍビツト
の内容に応じて定まるのである。ローパスフイル
タ３０はＶ１４を平滑化出力する。
い）程、Ｖ１２がハイレベルとなる期間TQが短
く（又は長く）、逆にＶ１３がハイレベルとなる
期間TRが長く（又は短く）なる。このようなＶ
１２，Ｖ１３がトランジスタ２６，２６に与えら
れるからTcの期間のうちTQはV2が、また期間
TRにはV1が付与され、残余の期間（つまりカウ
ンタ２３が2N-Mを計数して０に戻り、制御回路２
７のゲート信号Ｖ１１をローレベルにした後）
Tc−Tpはいずれのトランジスタ２５，２６とも
にオフして、トランジスタ２５，２６のソース側
一括接続点３１はハイインピーダンスの状態とな
る。第２図ヲは上記接続点３１の電位Ｖ１４を示
している。つまりTcの間電位V2、V1が交番し、
その時間が入力データDoの下位側Ｎ−Ｍビツト
の内容に応じて定まるのである。ローパスフイル
タ３０はＶ１４を平滑化出力する。
本発明はＮビツトの入力データの上位側Ｌビツ
トが変化する程に大きな変化があつた場合に、第
１のＤ／Ａ変換回路を構成するデコーダの安定化
までの期間、又はV1、V2の安定するまでの期間
Tnを短くすることができ高速変換が可能となる。
つまりＤ／Ａ変換器の出力をハイインピーダンス
状態にする期間を短くすることができ変換速度の
早い場合に対応できる。また変換速度が遅い場合
は１回のサンプリング期間（Tc）中の出力をハ
イインピーダンスにする期間（Tn）の割合を小
さくすることができ精度の向上を図ることができ
る。またデジタルデータの入力後一定時間Tnの
経過後に第２のＤ／Ａ変換回路によるパルス幅変
調動作を行うようにしているので、第１の変換回
路中のデコーダ１１，１２の安定化までに生ずる
グリツチを防止することができる等、本発明は優
れた効果を奏する。
トが変化する程に大きな変化があつた場合に、第
１のＤ／Ａ変換回路を構成するデコーダの安定化
までの期間、又はV1、V2の安定するまでの期間
Tnを短くすることができ高速変換が可能となる。
つまりＤ／Ａ変換器の出力をハイインピーダンス
状態にする期間を短くすることができ変換速度の
早い場合に対応できる。また変換速度が遅い場合
は１回のサンプリング期間（Tc）中の出力をハ
イインピーダンスにする期間（Tn）の割合を小
さくすることができ精度の向上を図ることができ
る。またデジタルデータの入力後一定時間Tnの
経過後に第２のＤ／Ａ変換回路によるパルス幅変
調動作を行うようにしているので、第１の変換回
路中のデコーダ１１，１２の安定化までに生ずる
グリツチを防止することができる等、本発明は優
れた効果を奏する。
第１図は本発明に係るＤ／Ａ変換器のブロツク
図、第２図はその動作説明のためのタイムチヤー
ト、第３図、第４図は従来公知のＤ／Ａ変換器の
ブロツク図、第５図は先願のＤ／Ａ変換器のブロ
ツク図である。 １……第１のＤ／Ａ変換回路、２……第２の
Ｄ／Ａ変換回路、１１……Ｍビツトデコーダ、１
２……Ｌビツトデコーダ、１３……分圧回路、１
４……スイツチ回路、２１……一致回路、２２…
…発振回路、２３……カウンタ、２４……Ｒ−Ｓ
フリツプフロツプ、２５，２６……スイツチング
トランジスタ、２７……制御回路、２８，２９…
…ANDゲート、３０……ローパスフイルタ。
図、第２図はその動作説明のためのタイムチヤー
ト、第３図、第４図は従来公知のＤ／Ａ変換器の
ブロツク図、第５図は先願のＤ／Ａ変換器のブロ
ツク図である。 １……第１のＤ／Ａ変換回路、２……第２の
Ｄ／Ａ変換回路、１１……Ｍビツトデコーダ、１
２……Ｌビツトデコーダ、１３……分圧回路、１
４……スイツチ回路、２１……一致回路、２２…
…発振回路、２３……カウンタ、２４……Ｒ−Ｓ
フリツプフロツプ、２５，２６……スイツチング
トランジスタ、２７……制御回路、２８，２９…
…ANDゲート、３０……ローパスフイルタ。
Claims (1)
- 【特許請求の範囲】 １ Ｎビツトのデイジタルデータの上位Ｍビツト
をデコードする第１のデコード手段、前記Ｎビツ
トのデイジタルデータの上位Ｌ（Ｌ＜Ｍ）ビツト
をデコードする第２のデコード手段、第１の基準
電位と第２の基準電位との間を2M個の抵抗により
分圧する手段、及び該分圧手段から１回のＤ／Ａ
変換期間TCよりも短い2N-Mクロツクの期間TP及
び残余の期間TC−TPより短い期間TLは前記第１
のデコード手段の出力に応じた第１の近接２電位
を選択的に取出し、Ｄ／Ａ変換期間TCから前記
期間TP及びTLを除く期間TC−TP−TLは前記第１
のデコード手段の出力に応じた前記第１の近接２
電位と、前記第２のデコード手段の出力に応じた
第２の近接２電位とを合成して取出す手段を備え
た第１のＤ／Ａ変換回路と、 下位（Ｎ−Ｍ）ビツトのデータのために設けら
れ、2N-Mのカウンタ、該カウンタの計数内容に基
づいて、前記期間TPのうちＮ−Ｍビツトのデー
タにて定まる期間は第１のＤ／Ａ変換回路にて取
出された第１の近接２電位のうちの一方を、また
残余の期間は他方の電位を選択する手段、選択さ
れた電位を合成して出力する出力手段、及び残余
の期間TC−TPには前記近接２電位のいずれも選
択せず前期出力手段をハイインピーダンス状態に
する手段を備えた第２のＤ／Ａ変換回路と、 を具備することを特徴とするＤ／Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26178285A JPS62120725A (ja) | 1985-11-20 | 1985-11-20 | Ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26178285A JPS62120725A (ja) | 1985-11-20 | 1985-11-20 | Ｄ／ａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62120725A JPS62120725A (ja) | 1987-06-02 |
| JPH0375100B2 true JPH0375100B2 (ja) | 1991-11-29 |
Family
ID=17366625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26178285A Granted JPS62120725A (ja) | 1985-11-20 | 1985-11-20 | Ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62120725A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3795733B2 (ja) | 2000-01-31 | 2006-07-12 | 富士通株式会社 | 半導体集積回路 |
-
1985
- 1985-11-20 JP JP26178285A patent/JPS62120725A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62120725A (ja) | 1987-06-02 |
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