JPH0194452A - 中央処理装置の監視方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ファクシミリ−１洗濯機、ビデオ等の電気製
品やその他各種制御装置の制御を行う中央処理装置の監
視方法に関する。

〔従来の技術〕

近年、電気製品の制御においてマイクロコンピュータを
用いることが多くなってきたが、このようなマイクロコ
ンピュータによる制御は予めプログラムされたリードオ
ンリーメモリＲＯＭに格納された制御用プログラムによ
って行われる。

このような装置においては、外部雑音や電源電圧変動に
よってその制御手段に乱れを生じることがあり、このよ
うな場合は一旦マイクロコンピュータの中央処理装置（
以下ＣＰＵともいう）を初期状態にリセットし、再び制
御動作を開始させるリセット動作が人手によりあるいは
不完全な方法で自動的に行われるようになっている。

〔発明が解決しようとする問題点］ ところが、上記ＣＰＵに自動的にリセット信号を与えリ
セットするように回路を構成した場合、常にＣＰＵはリ
セットされようとするので、Ｎｍラインノイズ、静電気
ノイズ、高周波ノイズ等の外乱が短い場合は、支障なく
　ｃｐｕは正常動作状態に復帰することができるが、上
記外乱が長時間に渡って生していると、制御不能時間が
長くなり、柊には制御対象が破壊されてしまう場合があ
るという問題点があった。

本発明は、このような事情に鑑みてなされたもので、比
較的短い時間の外乱に対しては自動的にＣＰＵを復帰さ
せるが、長期の外乱に対しては外部に警報を発すると共
に、ＣＰＵの起動を禁止する中央処理装置の監視方法を
提供することを目的とする。

〔問題点を解決する手段〕

上記目的に沿う本発明に係る中央処理装置の監視方法は
、中央処理装置の出力端子に接続され基準内時間の上記
出力端子の信号が無出力であることを確認して出力を発
生する監視回路と、該監視回路の出力を計数する計数手
段と、該計数手段の所定の出力値または監視回路の初期
の出力によってスタートし、その出力は上記計数手段の
りセットまたはブリセント人力に接続されているタイマ
ー回路とを有し、上記監視回路の個々の出力によって上
記中央処理装置をリセットすると共に、上記タイマー回
路の設定時間内の上記監視回路の出力数を上記計数手段
によって所定数を計数して警報を発するようにして構成
されている。

ここに、上記計数手段のカウント値が所定の出力値に等
しくなったとき、上記警報が出力され、その警報出力は
、中央処理装置のりセットを禁止するゲートに接続され
ている中央処理装置の監視方法にも本発明は適用される
ものである。

〔作用〕

本発明に係る中央処理装置の監視方法においては、中央
処理装置の出力端子に監視回路（以下、ＷＤＴ回路とい
う）が接続され、基準内時間の上記出力端子の信号が無
出力であることを確認して出力を発生するようになって
いるので、この信号によってＣＰＵを自動的にリセット
する。

そして、上記ＷＤＴ回路の出力は計数手段によって計数
されるが、該計数手段の所定の出力値または監視回路の
初期出力によってスタートするタイマー回路の出力によ
って計数手段はリセットまたはプリセットされるので、
上記タイマー回路の設定時間内に上記監視回路からの所
定回数の信号があったことを確認して、計数手段または
一致回路が出力し、これによつて警報を発することが可
能になる。

〔実施例） 続いて、添付した図面を参照しつつ、本発明を具体化し
た一実施例につき説明し、本発明の理解に供する。

ここに、第１図は本発明の一実施例に係る中央処理装置
の監視方法を適用した制御装置の概略構成図、第２図は
そのタイムチセードである。

第１図に示すように、本発明の一実施例に係る中央処理
装置の監視方法を適用した制御装置ＩＯは、ＣＰＵＩＩ
の出力端子に接続されるＷＤＴ回路１２と、ＷＤＴ回路
１２の出力パルスを計数する計数手段の一例であるカウ
ンター回路１３と、該ＷＤＴ回路１２に接続されるタイ
マー回路１４と、上記カウンター回路】３の計数値をリ
セットまたはプリセットするカウント値セノテング回路
１５と、上記カウンター回路１３の出力に接Ｖεされる
アラーム回路１６とを有している。以下、これらについ
て詳しく説明する。

上記ＣＰＵＩ　１には周知の通り、該ＣＰＵＩＩをコン
トロールするプログラム及び必要なデータが記憶されて
いるＲＯＭ１８及び電源オン時必要に応じてデータを記
憶する揮発性メモリであるＲＡＭ１７が接続され、信号
の送受を行っているにのＣＰＵＩＩの何れかの（単数あ
るいは複数であっても可能、但し複数の場合はゲート回
路等１２が接続されているが、このＷＤＴ回路１２は、
ＣＰＵＩ　１の基準内時間の信号によってリセット（Ｒ
ＥＳＩ）され、該ＣＰＵＩ　１の１基準内時間より長い
時間に設定されたタイマー（あるいはカウンター）によ
って構成され、ＣＰＵＩＩが通常の動作を行って出力端
子から所定の信号を発している時は、ＷＤＴ回路１２の
出力は無いが、ＣＰＵＩＩが暴走し出力端子に信号を発
生しなくなると、設定されたタイマー（あるいはカウン
ター）がタイムアツプしくあるいはカウント終了し）、
ＣＰＵＩＩをリセット（Ｒ已３２）するのに必要な時間
Ｈレベルを保持する所定の信号パルスを発生するように
なっている。なお、割り込みによって制御プログラムが
開始する場合、上記出力を割り込み端子（ＮＭＩ端子）
に人力してもよい。

このＷＤＴ回路１２が信号パルスを発生すると遅延回路
１９及びオープンコレクタ出力のナントゲート２０を通
して他の入力（ＡＬＭ）がＨレベルの時、信号が上記Ｃ
ＰＵＩＩのリセット端子に加わり、ＣＰＵＩ　１がリセ
ット（ＲＥＳ２）されるようにならている。

ここで、遅延回路１９を設けたのは、後述するカウンタ
ー回路１３（あるいは一致回路）の伝播遅延時間等があ
り該カウンター回路が計数終了したとき、Ｋｒ■信号の
方がゲートの一例であるナントゲート２０の入力端子に
先に印加されて、Ｒｒ丁７が出ないようにする為であり
、またノイズ消滅を考えた時間をプラスしても良いし、
また、カウンター回路１３の出力ビツト数（カウント最
大数）を考慮して決定してもよい。

、このＷＤＴＩ回路１２の出力信号を入力とするカウン
ター回路１３は、カウント値セッテング回路１５によっ
てその値が設定されるようになっていると共範、減算器
３０の出力値とカウンター回路１３との出力値の一致回
路２１を設けており、減算器３０で１を減する場合は、
カウンター回路１３の次期値を検出して、タイマー回路
１４をトリガーすることになる。これによって、タイマ
ー回路１４は常に上記ＷＤＴ回路１２が第１番目の信号
パルスを発生した時にカウンター回路１３の出力値が次
期値となって、タイマー回路１４がトリガーされ新たに
時間を計数する。

ここで、上記実施例においては、タイマー回路１４のト
リガーを次期値への変化によって行っているが、回復時
間のあるタイマー回路の場合、カウンター回路１３のカ
ウント値が第３番目以降の値によって上記タイマー回路
１４にトリガーをかけることも可能であり、更には、再
トリガーしないようにしてＷＤＴ回路１２から直接にト
リガーさせて上記タイマー回路１４を構成することも可
能であり、この場合も回復時間が無いようにすることが
好ましい。

このタイマー回路１４のタイムアツプ時間は、制御対象
の特性、ノイズ環境条件等によって決定され、ＣＰＵＩ
　１が極めて大きな外乱によって断続的に暴走しても制
御対象が破壊しない十分に短い時間以内で、しかも上記
ＷＤＴ回路１２がＣＰＵ１ｌの暴走によって繰り返し信
号パルスを発生してカウンター回路１３が所定の出力値
まで十分にカウント終了できる時間以上に設定されてい
るそして、このタイマー回路１４の出力はインバータ回
路２２、ナンド回路２３及びインバータ回路２４を介し
て、上記カウンター回路１３の非同期のリセットまたは
プリセットを端子に接続している。なお、このタイマー
回路１４の出力は設定時間の後にカウンター回路１３を
リセットまたはプリセットできる時間Ｈレベルを保つも
のである従って、ここでの動作は、ＣＰＵＩＩが暴走し
、ＷＤＴ回路１２がパルス信号を発生すると、カウンタ
ー回路１３に入力され、このカウンター回路１３の所定
の出力値である次期値によってタイマー回路１４が時間
計数を開始することになるが、カウンター回路１３が所
定数カウントしない内にＣＰＵＩ　１の暴走が止まり、
ＷＤＴ回路１２の信号パルスが無くなると、該タイマー
回路１４の出力信号によって上記カウンター回路１３が
リセットまたはプリセットされることになり、カウント
値は所定の設定値になる。

一方、ＣＰ　Ｕ　１．１が暴走しＷＤＴ回路１２の出力
が断続的にでるようになるとタイマー回路１４が出力す
る前に、カウンター回路１３がカウント終了し、警報信
号が発せられることになる。

この様子を第２図に示すが、ａはＷＤＴ回路１２の出力
信号を、ｂはタイマー回路１４の出力信号を、ＣはＣＰ
Ｕ１１のリセット信号（、τ丁子１）を、ｄはカウンタ
ー回路１３の出力信号（Ｋ工Ｍ）を示し、図においてカ
ウント値セッテング回路１５は３に設定している。

自己保持回路３１はカウンター回路１３の出力または一
致回路の出力を自分自身の信号で保持する為のものであ
り、ｒπ入力に入力があるとその出力（ＡＬＭ）はＨレ
ベルになる。

上記カウンター回路１３からの出力（または−数回路か
らの出力）は、アラーム回路１６に入力されるが、該ア
ラーム回路１６は例えば、ブザー、警報ランプ、放置し
ていると危険な制御対象をオフする回路、待機制御装置
（制御装置１０と同様の構成であり、これについては図
示せず）の電源投入指令（ｐｒＴＪ）やその起動（■π
１）や割り込み要求（７’ｌゴ）する為の回路からなり
、ＣＰＵ　１４が一定時間内に断続暴走した場合に制御
対象の保護が出来るようになっている。

なお、第１図において、制御対象２８からのセンサー出
力、応答信号等がＣＰＵＩ　１に加えられる。またＣＰ
ＵＩＩからの制御出力はｍ信号で切り代わる複数のマル
チプレクサ−群２７（またはバススイッチ等）を介して
制御対象２８に送られる。このときＡＬＭはＨレベルで
ある。にＴＶがＬレベルになると制御対象２８を安全に
する為の予め設定されていた入力を加えたり、待機制御
装置（図示せず）からの制御出力を印加する。

また、第１図においてはイニシャルリセット回路２９が
与えられており、一方はナントゲート２３に与えられ、
他方はバッファ２５（オープコレクター出力）、２６を
介してｃｐｕｚのリセット（τ丁子７）を行うようにな
っているが、これはナントゲート２０からのｍによって
カウンター回路１３がリセットまたはプリセットしない
ように一方向だけに信号を送るものである。

なお、ここで更に付は加えて説明すると、永久故障ある
いは長期ノイズの暴走によるＡＬＭ発生時、日用電化製
品の場合はメイン電源を切って安全を図ることもできる
。だが、その時は警報表示も途絶えるのでメンテナンス
向上等を考え、一定時間警報表示をした後メイン電源を
切ることも可能であり、その一定時間内は予め決定され
た制御対象固有のセーフティインプットで模擬的な制御
入力を制御対象に送り、破壊防止を図る。ここで、上記
警報表示をバッテリバックアップすることによって常時
電源を入れておくことが好ましい。

高信軌度の要求されるシステムにおいては前記した如く
待機制御装置を備えていて、ＡＬＭ発生時は制御を移行
させる。警報表示に気付いたオペレータが手動のりセン
トスイッチ等を押し点検する６回復しない場合は、メン
テナンスを次のように行う、第１図に示すスイッチＳＷ
Ａをオンし、スイッチＳＷＤをオフし制御装置１０を切
り離し修理やテストを行う。正常なら制御装置１０を組
み込み上記スイッチＳＷＤをオン、スイッチＳＷＡをオ
フ後、制御装置１０は正常制御動作を再開する。

なお、待機制御装置をループ状に数段付加することも可
能であり、待機制御装置は電源オンのまま待機させてお
くことが好ましく、またノイズの消滅を考え、一定時間
（例えば数秒から士数秒）後に待機制御装置をリセット
した後、割込みをかけ制御プログラムを実行させること
も可能である更には、−回暴走した場合でも警報出力す
ることが好ましく、この場合は上記ＷＤＴ回路１２の出
力に自己保持回路、表示出力ドライバー、警報表示器、
表示リセットスイッチ等を付加することになる。

なお、実施例においてはカウンター回路１３はダウンカ
ウンタ−を使用したが、アンプカウンタ−でも可能であ
り、その場合はカウンター回路１３の出力とカウンター
値設定回路１５との間に一致回路を要し、それからにＬ
Ｍ信号が出力されるようになり、減算器３０の代わりに
加算器を入れることになる。アップカウンターの場合キ
ャリー信号をＡＬＭにしても良い。

ところで、ダウンカウンタ−を使用する場合でもカウン
ター回路１３とカウント値設定回路１５との間に一致回
路を設け、その出力をＸτＶ信号とすることもでき、更
には一致回路の代わりに比較回路を用いることも可能で
ある。

また、ナントゲート２０の出力側に遅延回路があっても
良いが、その場合はタイマー回路１４の設定時間を長め
にする。

〔発明の効果〕

本発明に係る中央処理装置の監視方法は、以上の説明か
らも明らかなように、短い時間の外乱によってｃ　ｐ　
’ｕが暴走した場合は、自動的にリセットして、正常動
作に復帰できるようにしている他、所定以上の長期間の
外乱によってはＣＰＵ自身の暴走による制御対象の破壊
を防止するための警報を出すことができるようになる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る中央処理装置の監視方
法の概略構成図、第２図はその動作状態図である。 〔符号の説明〕

Claims (4)

【特許請求の範囲】
1. （１）中央処理装置の出力端子に接続され基準内時間の
   上記出力端子の信号が無出力であることを確認して出力
   を発生する監視回路と、該監視回路の出力を計数する計
   数手段と、該計数手段の所定の出力値または監視回路の
   初期の出力によってスタートし、その出力は上記計数手
   段のリセットまたはプリセット入力に接続されているタ
   イマー回路とを有し、上記監視回路の個々の出力によっ
   て上記中央処理装置をリセットすると共に、上記タイマ
   ー回路の設定時間内の上記監視回路の出力数を上記計数
   手段によって所定数を計数して警報を発することを特徴
   とする中央処理装置の監視方法。
2. （２）警報出力は、中央処理装置のリセットを禁止する
   ゲートに接続されている特許請求の範囲第１項記載の中
   央処理装置の監視方法。
3. （３）遅延回路を介し、上記監視回路の出力で中央処理
   装置をリセットする特許請求の範囲第１項記載の中央処
   理装置の監視方法。
4. （４）リセット端子のかわりに＠ＮＭＩ＠端子を使用す
   る特許請求の範囲第１項記載の中央処理装置の監視方法
   。