JPH0195328A - 並列乗算器 - Google Patents
並列乗算器Info
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- JPH0195328A JPH0195328A JP62252855A JP25285587A JPH0195328A JP H0195328 A JPH0195328 A JP H0195328A JP 62252855 A JP62252855 A JP 62252855A JP 25285587 A JP25285587 A JP 25285587A JP H0195328 A JPH0195328 A JP H0195328A
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- mos transistor
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- level
- gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
この発明はＢ ｏｏｔｈアルゴリズムによる並列乗算器
に関し、特に乗数をＹ、被乗数をＸとしたときの被乗数
Ｘを選択するＸセレクタの構成技術に係わる。
に関し、特に乗数をＹ、被乗数をＸとしたときの被乗数
Ｘを選択するＸセレクタの構成技術に係わる。
（従来の技術）
Ｂ ｏｏｔｈアルゴリズムは乗算を高速に行なうためめ
一手法であり、例えば文献（“日経エレクトロニクス“
１９７８．５．２９号 Ｐ、７６〜８９、または“コン
ピュータの高速演算方式”堀越監訳、近代科学社、 １
９８０． Ｐ、 １２９〜２１３）に詳述されている
。
一手法であり、例えば文献（“日経エレクトロニクス“
１９７８．５．２９号 Ｐ、７６〜８９、または“コン
ピュータの高速演算方式”堀越監訳、近代科学社、 １
９８０． Ｐ、 １２９〜２１３）に詳述されている
。
このアルゴリズムに基づく並列乗算器は、例えば特願昭
５９−９２４４９号明細書に記載されているように被乗
数データおよび乗数データに基づいて２次元的に配列さ
れた複数の基本セルから構成されるものであり、その明
細書に記載された発明では構成を簡単にする目的で基本
セルを第３図のように構成している。
５９−９２４４９号明細書に記載されているように被乗
数データおよび乗数データに基づいて２次元的に配列さ
れた複数の基本セルから構成されるものであり、その明
細書に記載された発明では構成を簡単にする目的で基本
セルを第３図のように構成している。
第３図において、２０は２次元的に配列された基本セル
の１つを代表的に示すものであり、２３〜２６はこの基
本セル２０に対応する被乗数データＸのデジットデータ
を供給するためのデータ線である。
の１つを代表的に示すものであり、２３〜２６はこの基
本セル２０に対応する被乗数データＸのデジットデータ
を供給するためのデータ線である。
データ線２３にはデジットデータＸｌ、データ線２４に
はその反転データＸｌ、データ線２５にはその１ビット
下位のデジットデータＸｔ−ｔ、そしてデータ線２Ｂに
は反転データＸ ｉ−１が供給される。
はその反転データＸｌ、データ線２５にはその１ビット
下位のデジットデータＸｔ−ｔ、そしてデータ線２Ｂに
は反転データＸ ｉ−１が供給される。
２８１〜２８５は選択制御信号線であり、乗数データＹ
の連続する３個のデジットデータをデコードする乗数デ
コーダ（図示せず）によってそれらの選択制御信号線の
うちの１本が“１“レベルに選択される。
の連続する３個のデジットデータをデコードする乗数デ
コーダ（図示せず）によってそれらの選択制御信号線の
うちの１本が“１“レベルに選択される。
４１〜４５はそれぞれＮチャネルＭＯＳトランジスタか
ら成るトランスミッションゲートであり、その各ゲート
は対応して５本の選択制御信号線のうちの各１本２ｇ、
〜２８５に接続されている。そして、トランスミッショ
ンゲート４１〜４４の各ソースは対応してデータ線２３
〜２６に接続され、またトランスミッションゲート４５
のソースは“０”レベル（接地電位）に固定されている
。そして、トランスミッションゲート４５のドレインお
よびトランスミッションゲート４１〜４４の各ドレイン
は共通接続されており、この共通接続点Ｎは全加算器Ｉ
Ｏの被加数入力端Ｘｌｎに接続されている。
ら成るトランスミッションゲートであり、その各ゲート
は対応して５本の選択制御信号線のうちの各１本２ｇ、
〜２８５に接続されている。そして、トランスミッショ
ンゲート４１〜４４の各ソースは対応してデータ線２３
〜２６に接続され、またトランスミッションゲート４５
のソースは“０”レベル（接地電位）に固定されている
。そして、トランスミッションゲート４５のドレインお
よびトランスミッションゲート４１〜４４の各ドレイン
は共通接続されており、この共通接続点Ｎは全加算器Ｉ
Ｏの被加数入力端Ｘｌｎに接続されている。
すなわち、この基本セルにあっては、５個のトランスミ
ッションゲート４１〜４５によって５人力１出力のＸセ
レクタが形成されており、乗数デコーダによって“１”
レベルに選択駆動された選択制御信号線に対応するトラ
ンミッションゲートがオンし、これによってｘｔ 、
ｘｔ 、 ｘｔ−ｔ 、 ｘｔ−ｉ 。
ッションゲート４１〜４５によって５人力１出力のＸセ
レクタが形成されており、乗数デコーダによって“１”
レベルに選択駆動された選択制御信号線に対応するトラ
ンミッションゲートがオンし、これによってｘｔ 、
ｘｔ 、 ｘｔ−ｔ 、 ｘｔ−ｉ 。
“０”レベル固定信号のいずれかが共通接続点Ｎを経て
全加算器ｌＯの゛被加数人力Ｘｉｎに導かれる。
全加算器ｌＯの゛被加数人力Ｘｉｎに導かれる。
このような構成にすると、全加算器１０の被加数入力を
選択するＸセレクタを僅かに５個のＭＯＳトランジスタ
で構成できるので、基本セル２０のサイズの小形化が可
能となる。
選択するＸセレクタを僅かに５個のＭＯＳトランジスタ
で構成できるので、基本セル２０のサイズの小形化が可
能となる。
しかしながら、前述のようにＸセレクタをＮチャネルＭ
ＯＳトランジスタより成るトランスミッションゲートで
構成した場合には、“１”レベルのデータを選択する時
に伝送レベルがＮチャネルＭＯＳトランジスタのしきい
値分だけ低下する問題がある。したがって、例えばプロ
セスのゆれ等によりＮチャネルＭＯＳトランジスタのし
きい値電圧が大きくなると、共通接続点Ｎにおけるレベ
ルの低下が大きくなるため、全加算器ｌＯの被加算人力
Ｘｌｎに“１”レベルの信号を伝達できなくなる場合が
生じる。また、全加算器１０の被加算人力Ｘｉｎには入
力バッファとして通常ＣＭ ＯＳ ｔＭ成の論理ゲート
が設けられているので、共通接続点Ｎの電位が“１”と
“０”の中間電位になった場合にはその論理ゲートの電
源端子間に貫通電流が流れ、消費電流が増大する問題も
生じる。
ＯＳトランジスタより成るトランスミッションゲートで
構成した場合には、“１”レベルのデータを選択する時
に伝送レベルがＮチャネルＭＯＳトランジスタのしきい
値分だけ低下する問題がある。したがって、例えばプロ
セスのゆれ等によりＮチャネルＭＯＳトランジスタのし
きい値電圧が大きくなると、共通接続点Ｎにおけるレベ
ルの低下が大きくなるため、全加算器ｌＯの被加算人力
Ｘｌｎに“１”レベルの信号を伝達できなくなる場合が
生じる。また、全加算器１０の被加算人力Ｘｉｎには入
力バッファとして通常ＣＭ ＯＳ ｔＭ成の論理ゲート
が設けられているので、共通接続点Ｎの電位が“１”と
“０”の中間電位になった場合にはその論理ゲートの電
源端子間に貫通電流が流れ、消費電流が増大する問題も
生じる。
これらの問題を解決するためには、トランスミッション
ゲートをＮチャネルＭＯＳトランジスタだけの片チャネ
ル構成にするのでなく、ＰチャネルＭＯＳトランジスタ
とＮチャネルＭＯＳトランジスタの各ソース・ドレイン
間の電流通路を並列接続した両チャネルのトランスミッ
ションゲートを用いればよいが、素子数および制御信号
がそれぞれ２倍となるのでパターン面積および消費電流
の増大を招き実用的ではない。
ゲートをＮチャネルＭＯＳトランジスタだけの片チャネ
ル構成にするのでなく、ＰチャネルＭＯＳトランジスタ
とＮチャネルＭＯＳトランジスタの各ソース・ドレイン
間の電流通路を並列接続した両チャネルのトランスミッ
ションゲートを用いればよいが、素子数および制御信号
がそれぞれ２倍となるのでパターン面積および消費電流
の増大を招き実用的ではない。
（発明が解決しようとする問題点）
この発明は前述の事情に鑑みなされたもので、従来では
トランスミッションゲートを構成するＮチャネルＭＯＳ
トランジスタのしき０値電圧分だけ“１”レベル信号の
電圧降下が生じ、これによって誤動作が引起こされる場
合があった点を改善し、簡単な構成でしかも動作の信頼
性の高い並列乗算器を提供することを目的とする。
トランスミッションゲートを構成するＮチャネルＭＯＳ
トランジスタのしき０値電圧分だけ“１”レベル信号の
電圧降下が生じ、これによって誤動作が引起こされる場
合があった点を改善し、簡単な構成でしかも動作の信頼
性の高い並列乗算器を提供することを目的とする。
［発明の構成］
（問題点を解決するための手段）
この発明による並列乗算器にあっては、被乗数データお
よび乗数データに基づいて２次元的に配列される複数個
の基本セルと、この各基本セルにそれぞれ対応する被乗
数データのデジットデータＸｉ、その反転データ又１−
およびこれらより１ビット下位のデジットデータＸｉ−
１、その枢転データＸ ｉ−１をそれぞれ供給するデー
タ線と、乗数データを所定の論理式に基づいてデコード
し、各基本セルに４本の選択制御線を介して選択制御信
号を供給する乗数デコーダとを具備し、前記基本セルは
、前記選択制御信号に応じて前記各データ線からの４個
のデータ入力および“１″レベルあるいは“０”レベル
の固定データを択一的に選択して全加算器の被加数入力
とするセレクタ回路を備え、このセレクタ回路は、前記
データ入力が入力端に各対応して導かれ、それぞれの出
力端が共通に接続された片チャネル構成のトランスミッ
ションゲートと、その共通の出力端と電源電位供給端子
との間に接続された負荷素子とを備えていることを特徴
とするものである。
よび乗数データに基づいて２次元的に配列される複数個
の基本セルと、この各基本セルにそれぞれ対応する被乗
数データのデジットデータＸｉ、その反転データ又１−
およびこれらより１ビット下位のデジットデータＸｉ−
１、その枢転データＸ ｉ−１をそれぞれ供給するデー
タ線と、乗数データを所定の論理式に基づいてデコード
し、各基本セルに４本の選択制御線を介して選択制御信
号を供給する乗数デコーダとを具備し、前記基本セルは
、前記選択制御信号に応じて前記各データ線からの４個
のデータ入力および“１″レベルあるいは“０”レベル
の固定データを択一的に選択して全加算器の被加数入力
とするセレクタ回路を備え、このセレクタ回路は、前記
データ入力が入力端に各対応して導かれ、それぞれの出
力端が共通に接続された片チャネル構成のトランスミッ
ションゲートと、その共通の出力端と電源電位供給端子
との間に接続された負荷素子とを備えていることを特徴
とするものである。
（作用）
前記構成の並列乗算器にあっては、トランスミッション
ゲートによって低下された信号レベルは負荷素子の作用
によって所定の電位に引上げられるため、レベル低下に
よる誤動作を防ぐことが可能となる。また、データ線か
らのデータを選択しない場合には、トランスミッション
ゲートは全て閉じるが、負荷素子の作用によって全加算
器の被加数入力には固定電位を供給できる。したがって
、４つのデータと固定電位の５人力の内の１つを４個の
トランスミッションゲートで選択できる事になり全体の
構成が簡単になるので、ＩＣ化に際し並列乗算器を高密
度に形成することが可能となる。
ゲートによって低下された信号レベルは負荷素子の作用
によって所定の電位に引上げられるため、レベル低下に
よる誤動作を防ぐことが可能となる。また、データ線か
らのデータを選択しない場合には、トランスミッション
ゲートは全て閉じるが、負荷素子の作用によって全加算
器の被加数入力には固定電位を供給できる。したがって
、４つのデータと固定電位の５人力の内の１つを４個の
トランスミッションゲートで選択できる事になり全体の
構成が簡単になるので、ＩＣ化に際し並列乗算器を高密
度に形成することが可能となる。
（実施例）
以下、図面を参照してこの発明の詳細な説明する。
第１図にこの発明の一実施例に係る並列乗算器の全体の
構成を概略的に示す。この図において、２０′ は２次
元的に配列された基本セルであり、詳細は後述するがそ
のＸセレクタ部の構成が第３図の従来のものとは異なっ
ている。２１〜２Ｇはオペランドである２進数の被乗数
データＸの各デジットの正転信号およびその反転信号、
（Ｘｔ＋ｔ。
構成を概略的に示す。この図において、２０′ は２次
元的に配列された基本セルであり、詳細は後述するがそ
のＸセレクタ部の構成が第３図の従来のものとは異なっ
ている。２１〜２Ｇはオペランドである２進数の被乗数
データＸの各デジットの正転信号およびその反転信号、
（Ｘｔ＋ｔ。
Ｘｉ＋１）、 （Ｘｌ、 Ｘｉ）、 （Ｘｉ
−１，Ｘｌ−１）・・・が与えられるデータ線、２７は
乗数データＹのうち連続する３個のデジットづつをそれ
ぞれ後述するような論理式に基づいてデコードして選択
制御信号を生成し、これを各々が４本より成る選択制御
信号線２８．２９・・・に出力する乗数デコーダである
。
−１，Ｘｌ−１）・・・が与えられるデータ線、２７は
乗数データＹのうち連続する３個のデジットづつをそれ
ぞれ後述するような論理式に基づいてデコードして選択
制御信号を生成し、これを各々が４本より成る選択制御
信号線２８．２９・・・に出力する乗数デコーダである
。
第２図は第１図の並列乗算器のうち代表的に１個の基本
セル２０′ とこのセルに対応するビット位置の連続す
る２デジット分のデータ線２３〜２６および選択制御信
号線２８１〜２８４を取出して詳細に示している。
セル２０′ とこのセルに対応するビット位置の連続す
る２デジット分のデータ線２３〜２６および選択制御信
号線２８１〜２８４を取出して詳細に示している。
すなわち、基本セル２０′において、４１〜４４はそれ
ぞれＮチャネルＭＯＳトランジスタから成るトランスミ
ッションゲートであり、その各ゲートは対応して４本の
制御信号線のうちの各１本２８、〜２８４に接続されて
いる。そして、トランスミッションゲート４１〜４４の
各ソースは対応して前記データ線２３〜２６に接続され
、それらの各ドレインは共通接続されてインバータＩｆ
の入力に接続され、そしてこのインバータ！■の出力が
全加算器１ｏの被加数入力端Ｘｉｎに接続されている。
ぞれＮチャネルＭＯＳトランジスタから成るトランスミ
ッションゲートであり、その各ゲートは対応して４本の
制御信号線のうちの各１本２８、〜２８４に接続されて
いる。そして、トランスミッションゲート４１〜４４の
各ソースは対応して前記データ線２３〜２６に接続され
、それらの各ドレインは共通接続されてインバータＩｆ
の入力に接続され、そしてこのインバータ！■の出力が
全加算器１ｏの被加数入力端Ｘｉｎに接続されている。
さらに、トランスミッションゲート４１〜４４の各ドレ
インの共通接続点Ｎには、ソースが電源ＶＤＤ端子に接
続されたデプレッション型のＮチャネルＭＯ３トランジ
スタ５０のゲートおよびドレインが接続されている。
インの共通接続点Ｎには、ソースが電源ＶＤＤ端子に接
続されたデプレッション型のＮチャネルＭＯ３トランジ
スタ５０のゲートおよびドレインが接続されている。
全加算器１０の加数入力端Ｓｉｎには、前段の同一桁に
対応する基本セルにおける全加算器の和出力が入力端子
１１を介して入力する。同じく、全加算器ＩＯのキャリ
入力端Ｃ１ｎには、前段の１桁下位に対応する基本セル
における前加算器のキャリ出力が入力端子１２を介して
入力する。なお、前段が存在しない初段の基本セルの場
合には、前段からの入力を固定の“０２レベルとする。
対応する基本セルにおける全加算器の和出力が入力端子
１１を介して入力する。同じく、全加算器ＩＯのキャリ
入力端Ｃ１ｎには、前段の１桁下位に対応する基本セル
における前加算器のキャリ出力が入力端子１２を介して
入力する。なお、前段が存在しない初段の基本セルの場
合には、前段からの入力を固定の“０２レベルとする。
１３および１４は前記全加算器ｌＯの和出力端Ｓ ｏｕ
ｔおよびキャリ出力端Ｃｏｕｔに接続された出力端であ
る。
ｔおよびキャリ出力端Ｃｏｕｔに接続された出力端であ
る。
一方、選択制御信号線２８、〜２８４には前記デコーダ
２７から各対応して選択制御信号５（Ｘ）。
２７から各対応して選択制御信号５（Ｘ）。
Ｓ （−Ｘ）、Ｓ （２ｘ）、Ｓ （−２Ｘ）が与えら
れる。これらの選択制御信号は、第３図の従来の場合と
同様に乗数データＹのうち連続する３個のデジットＹ２
１＋２． Ｙ２ｉ＋１． Ｙ２１を以下の論理式に基づ
いてデコードしたものであり、それぞれ″１”レベルが
アクティブである。
れる。これらの選択制御信号は、第３図の従来の場合と
同様に乗数データＹのうち連続する３個のデジットＹ２
１＋２． Ｙ２ｉ＋１． Ｙ２１を以下の論理式に基づ
いてデコードしたものであり、それぞれ″１”レベルが
アクティブである。
Ｓ （Ｘ ） −Ｙ ２１＋２ ・ （Ｙ ２１＋
ｌＯ＋ Ｙ ２１）Ｓ （−Ｘ） −Ｙ２１＋２・ （
Ｙ ２１＋１ΦＹ２１）Ｓ （２Ｘ）■Ｙ ２ｉ＋２・
Ｙ ２ｉ＋ｌ・Ｙ２１Ｓ （−２Ｘ） −Ｙ２１＋２−
Ｙ２１＋ｌ＠Ｙ２１ここで、「Φ」、「・」はそれぞ
れ排他的論理和、論理積記号であり、上式から分るよう
に択一的に１本の選択制御信号線が選択されるが、また
は全てが非選択となる。
ｌＯ＋ Ｙ ２１）Ｓ （−Ｘ） −Ｙ２１＋２・ （
Ｙ ２１＋１ΦＹ２１）Ｓ （２Ｘ）■Ｙ ２ｉ＋２・
Ｙ ２ｉ＋ｌ・Ｙ２１Ｓ （−２Ｘ） −Ｙ２１＋２−
Ｙ２１＋ｌ＠Ｙ２１ここで、「Φ」、「・」はそれぞ
れ排他的論理和、論理積記号であり、上式から分るよう
に択一的に１本の選択制御信号線が選択されるが、また
は全てが非選択となる。
次に、上記セル２０′の動作を説明する。選択制御信号
線２８１〜２８４の電位状態に応じて４個のトランスミ
ッションゲート４１〜４５のいずれか１個が選択された
場合には、その選択されたトランスミッションゲートに
対応する被乗数デジットデータＸｉ 、 Ｘｌ 、 Ｘ
ｌ−１、Ｘｌ−１のいずれかが全加算器ｌＯの被加数人
力Ｘｉｎとなる。この場合、被乗数デジットデータＸｔ
、Ｘ丁、 Ｘｌ−１、Ｘｌ−１はインバータＩｆによ
って反転されるので、予めそれらのデジットデータをレ
ベル反転しておくとよい。
線２８１〜２８４の電位状態に応じて４個のトランスミ
ッションゲート４１〜４５のいずれか１個が選択された
場合には、その選択されたトランスミッションゲートに
対応する被乗数デジットデータＸｉ 、 Ｘｌ 、 Ｘ
ｌ−１、Ｘｌ−１のいずれかが全加算器ｌＯの被加数人
力Ｘｉｎとなる。この場合、被乗数デジットデータＸｔ
、Ｘ丁、 Ｘｌ−１、Ｘｌ−１はインバータＩｆによ
って反転されるので、予めそれらのデジットデータをレ
ベル反転しておくとよい。
例えば、Ｙ２１２−“１”、Ｙ２１１−Ｏ” 、Ｙ２１
−“０”の組合わせｒｌｏｏＪをデコードした時には、
選択制御信号Ｓ （−２Ｘ）が“１” （アクティブ）
となり、トランスミッションゲート４４がオンになって
Ｘｌ−１が被加数入力となる。すなわち、被乗数データ
が１ビット分だけ上位桁ヘシフトされることになる。
−“０”の組合わせｒｌｏｏＪをデコードした時には、
選択制御信号Ｓ （−２Ｘ）が“１” （アクティブ）
となり、トランスミッションゲート４４がオンになって
Ｘｌ−１が被加数入力となる。すなわち、被乗数データ
が１ビット分だけ上位桁ヘシフトされることになる。
このようにトランスミッションゲート４１〜４４のいず
れかが選択される場合において、その選択されたトラン
スミッションゲートが“１”レベルを転送するときには
、従来では共通接続点Ｎの電位はＮチャネルＭＯＳトラ
ンジスタのしきい値分だけ低下されたが、この実施例で
はトランジスタ５゜が電源ＶＤＤ側の負荷として作用す
るため、ＮチャネルＭＯＳトランジスタのしきい値落ち
を補償でき、共通接続点Ｎの電位をＶＤＤすなわち“１
”レベルに引上げることができる。また、トランスミッ
ションゲート４１〜４４の選択された１つによって“０
”レベルが転送される場合には、その選択されたトラン
スミッションゲートを構成するＮチャネルＭＯＳトラン
ジスタと、トランジスタ５ｏとのコンダクタンス比で共
通接続点Ｎの電位が決定されるが、トランジスタ５０の
コンダクタンスをトランスミッションゲート４１〜４４
よりも小さく設定することによって共通接続点Ｎの電位
を“０”レベルにすることができる。さらに、全てのト
ランスミッションゲート４１〜４４を彼選択とする“０
”データ選択時は、トランジスタ５ｏだけがオン状態な
ので、このトランジスタ５０の作用によって共通接続点
Ｎの電位は“１°レベルとなり、被加数入力端Ｘｉｎに
はインバータ１１を介して“０″レベルが入力される。
れかが選択される場合において、その選択されたトラン
スミッションゲートが“１”レベルを転送するときには
、従来では共通接続点Ｎの電位はＮチャネルＭＯＳトラ
ンジスタのしきい値分だけ低下されたが、この実施例で
はトランジスタ５゜が電源ＶＤＤ側の負荷として作用す
るため、ＮチャネルＭＯＳトランジスタのしきい値落ち
を補償でき、共通接続点Ｎの電位をＶＤＤすなわち“１
”レベルに引上げることができる。また、トランスミッ
ションゲート４１〜４４の選択された１つによって“０
”レベルが転送される場合には、その選択されたトラン
スミッションゲートを構成するＮチャネルＭＯＳトラン
ジスタと、トランジスタ５ｏとのコンダクタンス比で共
通接続点Ｎの電位が決定されるが、トランジスタ５０の
コンダクタンスをトランスミッションゲート４１〜４４
よりも小さく設定することによって共通接続点Ｎの電位
を“０”レベルにすることができる。さらに、全てのト
ランスミッションゲート４１〜４４を彼選択とする“０
”データ選択時は、トランジスタ５ｏだけがオン状態な
ので、このトランジスタ５０の作用によって共通接続点
Ｎの電位は“１°レベルとなり、被加数入力端Ｘｉｎに
はインバータ１１を介して“０″レベルが入力される。
このようにこの基本セル２０′にあっては、“１”レベ
ルのデータ転送の際に共通接続点Ｎの電位を確実に“１
”レベルに設定することができるので、従来のような誤
動作を招く事がなくなり、信頼性の高い並列乗算器を得
ることが可能となる。
ルのデータ転送の際に共通接続点Ｎの電位を確実に“１
”レベルに設定することができるので、従来のような誤
動作を招く事がなくなり、信頼性の高い並列乗算器を得
ることが可能となる。
また、前述のようにトランスミッションゲート４１〜４
４が全て被選択の場合にはトランジスタ５０によって共
通接続点Ｎの電位は“１”レベルにされ、全加算器１０
の被加数人力Ｘｉｎに“０”レベルを入力することがで
きる。このため、′０”レベルの固定電位を伝送するた
めのトランスミッションゲートを設ける必要がなくなり
、従来５個必要であったトランスミッションゲートが４
個で済むようになる。したがって、その“０゛レベルの
固定電位を伝送するトランスミッションゲートを制御す
る選択制御信号線も不要となり、ＩＣ化に際しその配線
骨だけ並列乗算器を高密度に形成することが可能となる
。
４が全て被選択の場合にはトランジスタ５０によって共
通接続点Ｎの電位は“１”レベルにされ、全加算器１０
の被加数人力Ｘｉｎに“０”レベルを入力することがで
きる。このため、′０”レベルの固定電位を伝送するた
めのトランスミッションゲートを設ける必要がなくなり
、従来５個必要であったトランスミッションゲートが４
個で済むようになる。したがって、その“０゛レベルの
固定電位を伝送するトランスミッションゲートを制御す
る選択制御信号線も不要となり、ＩＣ化に際しその配線
骨だけ並列乗算器を高密度に形成することが可能となる
。
また、トランスミッションゲートは４個であるので、乗
数デコーダ２７の選択制御信号も４出力で済み、“０”
レベルの固定電位を選択するための信号Ｓ （Ｚ）を発
生するロジックが不要となるので、さらに高密度化およ
び低消費電力化が可能となる。
数デコーダ２７の選択制御信号も４出力で済み、“０”
レベルの固定電位を選択するための信号Ｓ （Ｚ）を発
生するロジックが不要となるので、さらに高密度化およ
び低消費電力化が可能となる。
なお、本発明は上記実施例に限られるものでなく、例え
ζ本デプレッション型ＮチャネルＭＯＳトランジスタ５
０の代わりにエンハンスメント型ＰチャネルＭＯＳトラ
ンジスタを使用することもできる。この場合には、その
ＰチャネルＭＯＳトランジスタのソースを電源ＶＤＤに
、ドレインを共通接続点Ｎに、そしてゲートを接地等位
に接続する。
ζ本デプレッション型ＮチャネルＭＯＳトランジスタ５
０の代わりにエンハンスメント型ＰチャネルＭＯＳトラ
ンジスタを使用することもできる。この場合には、その
ＰチャネルＭＯＳトランジスタのソースを電源ＶＤＤに
、ドレインを共通接続点Ｎに、そしてゲートを接地等位
に接続する。
このようにすれば、ＰチャネルＭＯＳトランジスタが負
荷として作用するため、前記実施例と同様の効果を得る
ことができる。 ゛ また、インバータＩｌを介さずに、共通接続点Ｎを全加
算器１０の被加数入力端）ｉｎに直接接続することも可
能である。但し、この場合には全加算器１０を負論理の
構成とし、また被乗数データＸの各デジットデータの論
理を反転させる必要がある。
荷として作用するため、前記実施例と同様の効果を得る
ことができる。 ゛ また、インバータＩｌを介さずに、共通接続点Ｎを全加
算器１０の被加数入力端）ｉｎに直接接続することも可
能である。但し、この場合には全加算器１０を負論理の
構成とし、また被乗数データＸの各デジットデータの論
理を反転させる必要がある。
またさらに、トランスミッションゲートをエンハンスメ
ント型ＰチャネルＭＯＳトランジスタで構成した場合に
は、“０”レベルのデータ転送においてそのしきい値電
圧分だけ出力端の電位が浮くことになるので、この場合
にはソースが接地端子に接続されゲートが電源電位供給
端子に接続されているエンハンスメント型ＮチャネルＭ
ＯＳトランジスタを負荷として使用すればよい。
ント型ＰチャネルＭＯＳトランジスタで構成した場合に
は、“０”レベルのデータ転送においてそのしきい値電
圧分だけ出力端の電位が浮くことになるので、この場合
にはソースが接地端子に接続されゲートが電源電位供給
端子に接続されているエンハンスメント型ＮチャネルＭ
ＯＳトランジスタを負荷として使用すればよい。
［発明の効果］
以上のようにこの発明によれば、トランスミッションゲ
ートによる“１”レベル信号のレベル低下を簡単な構成
で効果的に解消することができ、動作の信頼性が高くし
かも高集積化に適した並列乗算器が得られる。
ートによる“１”レベル信号のレベル低下を簡単な構成
で効果的に解消することができ、動作の信頼性が高くし
かも高集積化に適した並列乗算器が得られる。
第１図はこの発明の一実施例に係る並列乗算器の全体の
構成を示すブロック図、第２図は第１図における基本セ
ルの構成を示す回路図、第３図は従来の並列乗算器にお
ける基本セルの構成を示す回路図である。 ＩＯ・・・全加算器、２０′・・・基本セル、２Ｉ〜２
Ｇ・・・データ線、２８１〜２８４・・・選択制御信号
線、４１〜４４・・・トランスミッションゲート、５０
・・・デプレッション型ＮチャネルＭＯＳトランジスタ
、１１・・・インバータ。 出願人代理人 弁理士 鈴江武彦
構成を示すブロック図、第２図は第１図における基本セ
ルの構成を示す回路図、第３図は従来の並列乗算器にお
ける基本セルの構成を示す回路図である。 ＩＯ・・・全加算器、２０′・・・基本セル、２Ｉ〜２
Ｇ・・・データ線、２８１〜２８４・・・選択制御信号
線、４１〜４４・・・トランスミッションゲート、５０
・・・デプレッション型ＮチャネルＭＯＳトランジスタ
、１１・・・インバータ。 出願人代理人 弁理士 鈴江武彦
Claims (4)
- （１）被乗数データおよび乗数データに基づいて２次元
的に配列される複数個の基本セルと、この各基本セルに
それぞれ対応する被乗数データのデジットデータＸｉ、
その反転データ＠Ｘｉ＠およびこれらより１ビット下位
のデジットデータＸｉ−１、その反転データ＠Ｘｉ−１
＠をそれぞれ供給するデータ線と、 乗数データを所定の論理式に基づいてデコードし、各基
本セルに４本の選択制御線を介して選択制御信号を供給
する乗数デコーダとを具備し、前記基本セルは、前記選
択制御信号に応じて前記各データ線からの４個のデータ
入力および“１”レベルあるいは“０”レベルの固定デ
ータを択一的に選択して全加算器の被加数入力とするセ
レクタ回路を備え、 このセレクタ回路は、前記データ入力が入力端に各対応
して導かれ、それぞれの出力端が共通に接続された片チ
ャネル構成のトランスミッションゲートと、その共通の
出力端と電源電位供給端子との間に接続された負荷素子
とを備えていることを特徴とする並列乗算器。 - （２）前記トランスミッションゲートはそれぞれエンハ
ンスメント型ＮチャネルＭＯＳトランジスタから成り、
前記負荷素子は、ソースが電源電位供給端子に接続され
ゲートおよびドレインが前記トランスミッションゲート
の共通の出力端に接続されているデプレッション型Ｎチ
ャネルＭＯＳトランジスタであることを特徴とする特許
請求の範囲第１項記載の並列乗算器。 - （３）前記トランスミッションゲートはそれぞれエンハ
ンスメント型ＮチャネルＭＯＳトランジスタから成り、
前記負荷素子は、ソースが電源電位供給端子に接続され
ドレインが前記トランスミッションゲートの共通の出力
端に接続されゲートが接地端子に接続されているエンハ
ンスメント型ＰチャネルＭＯＳトランジスタであること
を特徴とする特許請求の範囲第１項記載の並列乗算器。 - （４）前記トランスミッションゲートはそれぞれエンハ
ンスメント型ＰチャネルＭＯＳトランジスタから成り、
前記負荷素子は、ソースが接地端子に接続されドレイン
が前記トランスミッションゲートの共通の出力端に接続
されゲートが電源電位供給端子に接続されているエンハ
ンスメント型ＮチャネルＭＯＳトランジスタであること
を特徴とする特許請求の範囲第１項記載の並列乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62252855A JPH0195328A (ja) | 1987-10-07 | 1987-10-07 | 並列乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62252855A JPH0195328A (ja) | 1987-10-07 | 1987-10-07 | 並列乗算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0195328A true JPH0195328A (ja) | 1989-04-13 |
Family
ID=17243110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62252855A Pending JPH0195328A (ja) | 1987-10-07 | 1987-10-07 | 並列乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0195328A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5859626A (ja) * | 1981-10-05 | 1983-04-08 | Nec Corp | トランスフア−ゲ−ト回路 |
| JPS60237534A (ja) * | 1984-05-09 | 1985-11-26 | Toshiba Corp | 並列乗算器 |
-
1987
- 1987-10-07 JP JP62252855A patent/JPH0195328A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5859626A (ja) * | 1981-10-05 | 1983-04-08 | Nec Corp | トランスフア−ゲ−ト回路 |
| JPS60237534A (ja) * | 1984-05-09 | 1985-11-26 | Toshiba Corp | 並列乗算器 |
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