JPS6382514A

JPS6382514A - 絶縁ゲ−ト型論理回路

Info

Publication number: JPS6382514A
Application number: JP61227291A
Authority: JP
Inventors: Kenji Sakagami; 健二坂上
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1986-09-26
Filing date: 1986-09-26
Publication date: 1988-04-13
Anticipated expiration: 2011-09-25
Also published as: JP2537211B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は半導体集積回路に係シ、特に片チャネル型（Ｎ
チャネル型またはＰチャネル型）のトランスファゲート
の出力ノート９に論理ゲート者が接続されてなるｌ１！
．緑ゲート型論理回路に関する。

（従来の技術）この種の論理回路としては、バレル／フタ、変形ブース
（Ｂｏｏｔｈ）のアルゴリズムに基づく並列乗オ器など
が挙げられ、これらに用いられているセレクタ回路はた
とえばＮチャネルＭＯＳトランジスタによるトランス７
アグートが用いられ、その出力ノードにＣＭＯＳゲート
（インバータなど）が接続されている。このような回路
接続においては、セレクタの入力信号がたとえばＶＤＤ
電源電位（ハイレベル）のときに出力ノードの電位がＶ
ＤＤ−　ＶＴＨＮ　（　ＶＴＩ［Ｎ　　はＮチャネルト
ランジスタのゲート閾値電圧であシ、パックゲートバイ
アス効果により、たとえばＯ．ＳＶから２，ＯＶ程度ま
で実効的に増加する）のような中間電位になシ、後段の
ＣＭＯＳゲートに貫通電流が流れる。このようにトラン
スファゲートの出力ノードが中間電位の状態で論理回路
がスタンバイ状態になっていると、論理回路のスタンバ
イ時の貫通電流が著しく増加する。ｆｌ：−ト，ｔｌｄ
３２ビット（１ワード）用バレルシフタのように大規模
のセレクタを用いる場合、各セレクタに対応する後段の
Ｃ：、ｌＯ　Ｓインバーターの数も膨大なものとなシ、
スタンバイ時の貫通電流が無視できないものとなる。ま
た、変形ブースのアルプリズムによる、たとえば３２ピ
ツト用の並列乗算器においては、５２８個（＝３３Ｘ１
６）の基本セルそれぞれで前記したようなセレクタ回路
とＣＭＯＳゲートとの回路接続に起因する貫通電流が生
じるので、スタンバイ時の全体の貫通電流が大きな問題
となる。

（発明が解決しようとする問題点）本発明は、上記したように多数の片チャネルトランスフ
ァゲートと論理ゲートとを含む回路におけるスタンバイ
時の貫通電流が大きいという問題点を解決すべくなされ
たもので、上記スタンバイ時の貫通電流の発生を防止し
得る絶縁ゲート型論理回路を提供することを目的とする
。

（発明の構成〕（問題点を解決するための手段）本発明の絶縁ゲート型論理回路は、それぞれ片チャネル
型ＭＯＳトランジスタからなる複数のトランスファゲー
トそれぞれの出力ノードにそれぞれ論理ゲートが接続さ
れた回路を有し、第１の電源電位と第２の電源電位との
間に接続され、スタンバイ時には前記論理ゲートがオフ
状態となるように制御する制御手段を具備することを特
徴とする。

（作　用）スタンバイ時に論理ゲートがオフ状態となるように制御
する手段を有するので、スタンバイ時に論理ゲートには
貫通電流が流れなくなシ、この論理ゲートが多数ある場
合の消費電流の低減効果は大きい。

（実施例）以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図は８ビツト用のバレルンフタを示しておシ、１ワ
ード（８ビツト）の入力データ■。〜■７をシフト制御
信号ＳＨＪ　、　ＳＨ，？　　に基いてシフトして出力
データＯ６〜０．として出力するものである。

ここで、ＩＡは入力側のＣＭＯＳインバータ、ＳＡはセ
レクタ・プレイ部、ＩＢは出力側のＣ〜ＩＯＳインバー
タである。上記セレクタ・アレイ部ＳＡにおいて、ＴＡ
・・・、　ＴＢ・・・　はＮチャネルＭＯＳトランジス
タからなるトランスファゲート、ＳＮ・・・は８個のセ
レクタ出力ノードである。ＩＣはシフト制御信号ＳＨ２
をセレクタ・プレイ部ＳＡにおける前段側のトランスフ
ァゲートＴＡ・・・に与えるためＯＣＭＯ３イ：ｙパー
タ、ＩＤ、はシフト制御１信号ＳＨＪが入力するＣＭＯ
Ｓインバータ、Ｇｌは上記インバータＩＤ、の出力が一
方の入力となる二人力の第１のノアゲート、Ｇ２は上記
ノアゲートＧ１の出力が一方となる二人力の第２のノア
ゲートであシ、上記ノアゲートＧｌ　、Ｇ２の出力は前
記セレクタ・アレイ部ＳＡにおける後段側のトランスフ
ァゲートＴＢ・・・に制御信号として与えられる。さら
に、前記出力ノードＳＮ・・・はそれぞれＮチャネルＭ
ＯＳトランジスタＴＮ・・・を介して接地されておシ、
このトランジスタＴＮ・・・はパレルンフタを動作可能
。

非動作（スタンバイ）状態に制御するためのイネーブル
信号がＣＭＯＳインバータＬＥ、により反転した信号に
よりゲート制御されており、上記イン・イータＩＥ、の
出力は前記第１、第２のノアゲートＧＪ　、Ｇ２それぞ
れの他方の入力となる。

上記パレルン７夕はＶＤＤとＶｓｓ電源（−電源）とが
与えられて使用されるものであり、イネーブル信号入力
カハイレベルＨ（”１”レベル、ｖＤＤ電位）のときに
はインバータＩＥｔの出力がロウレベルＬ（”ｏ”レベ
ル、ｖ８ｓ電位）になってトランジスタＴＮ・・・はオ
フ状態になるので、通常の／ずレルシフト動作が行まわ
れる。ここで、シフト制御信号３Ｈ１，ＳＨ２とシフｉ
数との関係を第１表に示す。

第　　１　　表これに対して、イネーブル信号入力がＬのとき（スタン
バイ時）には、イン／シータＩＥ、の出力がＨになって
トランジスタＴＮ・・・はオン状態になり、セレクタ出
力ノードＳＮ・・・は入力データに依存することなく強
制的に接地電位に設定される（中間電位にはならない）
ので、その出力側のイン・寸−タには貫通電流が流れな
い。なお、このとき第１のノアゲートＧＩの出力、第２
のノアゲートＧ２の出力はそれぞれしてあり、セレクタ
・アレイ部ＳＡにおける後段側のトランスファゲートＴ
Ｂ・・・はオフ状態に制御されている。

第２図に示すバレルシフタは、第１図に示したバレルシ
フタにおけるＮチャネルトランジスタＴＮ・・・に代え
て、セレクタ出力ノードＳＮ・・・とＶＤＤ電源ノード
との間にＰチャネルＭＯＳトランジスタＴＰ・・・を接
続し、インバータＩＥ、の出力をＣＭＯＳインバータＩ
Ｅ、によりさらに反転させて上記Ｐチャネルトランジス
タＴＰ・・・の各ゲートに加えるように変更したもので
あり、その他は第１図中と同じである。このような変更
によりて、イネーブル信号入力がＬのときにインバータ
ｔＥ、の出力がＬになってトランジスタＴ　Ｐ−・・は
オン状態になシ、セレクタ出力ノードＳＮ・・・は強制
的にＶＤＤ電位に設定されるので、その出力側のインバ
ータには貫通電流が流れない。

第３図に示すバレルシフタは、第１図に示したバレルシ
フタにおけるトランジスタＴＮ・・・を省略し、ノアゲ
ートＧ１．Ｇ２をＣＭＯＳインバータＩＤ。

、ＩＤｓに置き換え、入カデータエ。〜■、に接続され
たインバータに代えて二人力のナントゲートＮＧ・・・
を接続し、このナントゲートＮＧ・・・の各−方の入力
端に上記入力データ■。〜Ｉ、を接続し、イネーブル信
号入力を二段のＣＭＯＳインバータＩＥ、、ＩＥ、によ
り波形整形した信号を上記ナントゲートＮＧ・・・の各
他方の入力端に加えるように変更したものである。この
バレルシフタにおいては、イネーブル信号入力がＨのと
きには通常の／髪しルシ７ト動作が得られ、イネーブル
信号入力がＬのとき（スタンバイ時）にはナントゲート
ＮＧ・・・の各他方の入力レベルがＬ（等測的に入力デ
ータ■。〜工、がＬ）になシ、セレクタ出力ノードＳＮ
・・・はｖａ８電位に設定されるので、その出力側のイ
ンバータには貫通電流が流れない。

第４図に示すバレルシフタは、第１図に示したバレルシ
フタにおけるトランジスタＴＮ・・・を省略し、ノアゲ
ートＧ１．Ｇ２をＣＭＯＳインバータＩＤ。

、ＩＤ、に置き換え、セレクタ出力ノードＳＮ・・・に
接続されたインバータに代えて二人力のナントゲートＮ
Ｇ・・・を接続し、このナンドゲー？　Ｎ　Ｇ−・・の
各一方の入力端に上記セレクタ出力ノードＳＮ・・・を
接続し、イネーブル信号入力を二段のＣＭＯＳインパー
タエＥｌ　−ＩＥｔにより波形整形した信号を上記ナン
トゲートＮＧ・・・の各他方の入力端に加えるように変
更したものである。このバレルシフタにおいては、イネ
ーブル信号入力がＨのときには通常のバレルシフト動作
が得られ、イネーブル信号入力がＬのとき（スタンバイ
時）にはナントゲートＮＧ・・・の各他方の入力レベル
がＬ（Ｖ８１１電位）に設定されるので、このナントゲ
ートＮＧ・・・には貫通電流が流れない。

第５図に示すバレルシフタは、第１図に示したバレルシ
フタにおけるトランジスタＴＮ・・・全省略し、セレク
タ出力ノードＳＮ・・・に接続されているインバータＩ
Ｂ・・・それぞれの出、入力端間にＣＭＯＳクロックド
インバータＩＫ・・・を接続し、このクロックドインバ
ータＩＫ・・・のクロックとしてインバータＩＥ、の出
力ＥＮおよびこれをさらにＣＭＯＳインバータＩＥ、に
より反転させた信号ＥＮを供給するように変更したもの
である。このバレルシフタにおいては、イネーブル信号
入力がＨのときには、クロックドインバータＩＫ・・・
がオフになるように制御されて通常のバレルシフト動作
が得られ、イネーブル信号入力がＬのときにはクロック
ドインバータＩＫ・・・がオンになるように制御される
と共にセレクタ・アレイ部ＳＡにおける後段側のトラン
スファゲートＴＢ・・・がオフになシ、セレクタ出力ノ
ードＳＮ・・・はＶ８Ｂ電位またはＶＤＤ電位のどちら
か一方の値に設定されるので、セレクタ出力ノードＳＮ
・・・に接続されているインバータＩＨには貫通電流は
流れない。

第６図ニ示すバレルシフタは、第１図に示したバレルシ
フタにおけるトランジスタＴＮ・・・、出力側のインバ
ータＴＢ・・・を省略し、ノアゲートＧ１゜Ｇ２をＣＭ
ＯＳインバータＩＤ、、ＩＤ、に置き換え、セレクタ出
力ノードＳＮ・・・にＤ型フリップフロップＦＦ・・・
（インバータＩＢＪ、ＩＢ？　とクロックドインバータ
ＩＫ、〜ＩＫ４とからなる）を接続し、クロックＣＫ入
力とイネーブル信号入力とをアンドゲートＡＪに入力し
、とのアンドゲートＡ２の出力をＣＭＯＳインバータＩ
Ｅ、により反転した信号φおよびこれをさらにＣＭＯＳ
インバータＩＥｔにより反転した信号φ゛を上記７リツ
プ７０ツブＦＦ・・・におけるクロックドインバータＩ
Ｋ、？・・・、ＩＫＪ・・・およびＩＫＪ・・・、ＩＫ
Ｊ・・・にクロックとして供給するように変更したもの
である。このバレルシフタにおいては、イネーブル信号
入力がＨのとき、クロックＣＫ入力に基いて得られたφ
、φ信号が７リツプ７０ツブＦＦ・・・に供給されるこ
とによって７リツプ７０ツブＦＦ・・・が動作し、通常
のバレルフット動作によるシフト出力がフリップ７０ツ
ブＦＦ・・・から得られる。この場合、フリップ７０ツ
ブＦＦ・・・において、クロックφがＨのときにオン状
態になるクロックドインバータＩＫＪ・・・、ＩＫＪ・
・・に貫通電流が流れる期間はφがＨのときのみであシ
、φのＨ，Ｌの期間が１−＋ｊイクルにおいて等しいシ
ステムであれば、貫通電流が流れる期間は半分になる。

また、イネーブル信号入力がＬのとき（スタンバイ時）
には、クロックＣＫ入力がアンドゲートＡＪにより禁止
され、このときのクロックφ。

ｊによってフリップフロップＦＦ・・・は貫通電流が流
れない状態に設定される。

次に、本発明を変形ブースのアルゴリズムによる並列乗
算器に適用した第７図、第８図の回路について順に説明
する。第７図において、７１は二進数のオペランドであ
る被乗数データＸ（たとえばＸ０〜Ｘ３１ビツト）が入
力する基本セル・アレイ、Ｙは二進数のオペランドであ
る乗数データであフて各ピットＹ。＋Ｙｌ＋・・・はア
ンドゲートＡＧ・・・の各一方の入力となり、このアン
ドゲートＡＧ・・・の各他方の入力としてイネーブル信
号入力が加えられている。７２は上記アンドゲートＡＧ
・・・の出力を後述するようにデコードして得た選択制
御信号を前記基本セル・プレイ７１に供給する乗数デコ
ーダ（Ｙデコーダ）である。なお、基本セル・アレイ７
１の中味は：く知られており、乗数デコーダ７２との間
でたとえば第９図に示すように回路接続が行なわれてい
る。

°第９図において、２０・・・は二次元的に配列された
基本セル、２１〜２６はオペランドである二進数の被乗
数データＸの各デジットの正転信号およびその相補信号
（反転信号）・・・（Ｘｓゆ１　＋　Ｘｌ”ｌ　）　ｔ
（Ｘｉ、Ｘ口Ｈ（Ｘｌ−１＋摺）・・・が与えられるデ
ータ線、２７は乗数データＹのうち連続する３個のデジ
ットづつをそれぞれ後述するよう々論理式に基いてデコ
ードして選択制御信号を生成し、これを５本の選択制御
信号線２１１．２９・・・に出力する乗数デコーダであ
る。

第１０図は、第９図の並列乗算器のうち代表的に１個の
基本セル２０と、このセルに対応するビット位置の連続
する２デジット分のデータ線２３〜２６および選択制御
信号線２８．〜２８．を取り出して詳細に示している。

即ち、基本セル２Ｑにおいて、４１〜４５はそれぞれＮ
チャネルＭＯＳトランジスタから々るトランスミツ７ヨ
ンゲート（以下、ＴＧと略記する）でちり、その各ゲー
トは対応して入力湖子４５〜５０を介して５本の選択制
御信号線のうちの各１本２８．〜２８．に接続されてい
る。そして、ＴＧ４１〜４４の各ソースは対応して入力
端子５１〜５４を介して前記データ線２３〜２６に接続
され、ＴＧ４５のソースは＠Ｏｌルベル（接地電位）に
固定され、ＴＧ４５のドレインおよびＴＧ４１〜４４の
各ドレインは共通接続されておシ、この共通接続点Ｎは
全加算器ｌＯの被加数入力端Ｘｌｎに接続されている。

この全加算器１０の加数入力端Ｓｉｎには、前段の同一
桁に対応する基本セルにおける全加算器の和出力が入力
端子１ノを介して入力する。同じく、上記全加算器１０
のキャリ入力端Ｃｊｎには、前段の１桁下位に対応する
基本セルにおける全加算器のキャリ出力が入力端子１２
を介して入力する。なお、前段が存在しない初段の基本
セルの場合には、前段からの入力を固定の′０”レベル
とする。１３および１４は上記全加算器１０の和出力端
Ｓ。ｕｔおよびキャリ出力端Ｃ３ｕｔに接続式れた出力
端子である。

一方、前記選択制御信号ね２８１〜２８．には、前記デ
コーダ２７から各対応して選択制御信号５（Ｘ）　、　
５（−Ｘ）　、　Ｓ（２Ｘ）　、　Ｓ　（−２Ｘ）　、
　５（Ｚ）が与えられる。これらの選択制御信号は、乗
数データＹのうち連続する３個のデジットＹｚｔ◆２　
＃　Ｙ２１Ｇ　ｓ　Ｙ２ｉが以下の論理式に基いてデコ
ードされたものでちゃ、それぞれ′１”レベルがアクテ
ィグである。

Ｓ　（Ｘ）−Ｙ２ｔ＋ｚ・（Ｙ２１◆ｌ■Ｙ２１　）Ｓ
（−Ｘ）＝Ｙ２ｔ◆２・（Ｙ２１÷ｌ■Ｙ２１）Ｓ（２
Ｘ）＝Ｙｚｔ◆２＠Ｙ２１◆１’Ｙ２１Ｓ（−２Ｘ）＝
Ｙ２ｉ◆２＠Ｙ２１◆ｌ＠Ｙ２１Ｓ（Ｚ）＝Ｙｚｔ◆２
’Ｙ２１◆１＠Ｙ２ｔ＋Ｙｚｉ＋ｚ°Ｙ２１◆ｌ＠Ｙ２
１ここで、ＧＥ’　ｓ・、＋はそれぞれ排他的論理和、
論理積、論理和記号であシ、上式から分るように５本の
選択制御信号線２８．〜２８．のうちの１本だけがアク
ティブになる。

次に、上記基本セル２０の動作を説明する。５個のＴＧ
４２〜４５は５人力１出力のセレクタ回路を形成してお
シ、選択制御信号２８．〜２８．に応じていずれか１個
が選択されてオンになシ、これによってＸｔ　ｙＸｌ　
ｔｘｌ−１＊Ｘ１−１ｔ　＠ｏ”レベル゛固定信号のい
ずれかが共通接続点Ｎを経て全加算器１０の被加数入力
となる。したがって、たとえばＹｚｉ＋２　＝ｒ　＠１
”ｊ＊Ｙ２１＋ｘ＝ｒ”ｏ”ｊ　、Ｙ２ｔ＝ｒ加”」の
組合せ「’１００”」　をデコードしたときには選択制
御信号５（−２Ｘ）が正”（アクティブ）となシ、’Ｉ
’Ｇ４４がオンになってＸｌ−１が被加数入力となる。

即ち、被乗数データが１ビット分だけ上位桁ヘシフトさ
れることになる。以下、同様に、前記乗数データのデジ
ットの組合せのデコード結果に応じて被加数入力が選択
制御されるものであり、第９図（示すような基本セル２
０・・・の二次元配列によって所要の並列乗算動作が行
表われる。

上記した並列乗算器においては、基本セル２０・・・の
被加数入力の制御論理回路部（５人力１出力セレクタ回
路）は僅かに５個のＭＯＳトランジスタで構成されてい
る。したがって、基本セル２０・・・のサイズの小型化
、消費電力の低減化が可能となシ、並列乗算器全体とし
てもチップサイズの小型化、消費電力の低減化を実現可
能となる。また、上記被加数入力の制御論理回路部では
被加数入力は単に１個のゲートを通過するだけであって
、全加算器への被加数入力の速度が向上し、全体のサイ
ズの小型化によって基本セル間配線長も短かくなるので
、動作の高速化が可能になる。

前記第７図の並列乗算器においては、イネーブル信号入
力がＨのときには通常通シ並列乗算動作が行なわれる。

これに対して、スタンバイ時にはイネーブル信号入力が
Ｌになシ、乗数デコーダ７２のＹ入力が強制的にＬに設
定制御される。これによって、全ての選択制御信号５（
Ｚ）　（第１０図参照）がアクティブとなシ、各基本セ
ル２ｏ内の接続点Ｎの電位がＶｌｌｌルベルに補償てれ
るので、その後段に接続されている論理ゲート（全加算
器１０における被加数入力端Ｘｉｎに接続きれているゲ
ート）には貫通、電流は流れない。

また、第８図の並列乗算器は、前記第７図の並列乗算器
に比べて、アンドゲートＡＧ・・・が省略され、リセッ
ト機能付き乗数（Ｙ）レジスタ８１および被乗数（Ｘ）
レジスタ８２を具備している点が異なり、その他は同じ
である。この並列乗算器においては、スタンバイ時にリ
セット入力がＨになって乗数デコーダ８ノのＹ入力が強
制的にＬに設定制御され、その他の動作は前記第７図の
並列乗算器の動作と同じである。

なお、並列乗算器の他の実施例として、スタンバイ時に
被乗数データＸをＬとする手段を設け、全ての選択制御
信号５（Ｘ）　（第１０図参照）をアクティブにする手
段を設けてもよい。

〔発明の効果〕

上述したように本発明の絶縁ゲート型論理回路によれば
、複数の片チャネルＭＯＳトランスファゲートそれぞれ
の出力ノードに論理ゲートが接続された回路を含んでい
ても、所定の期間は上記論理ゲートがオフ状態になるよ
うに制御するようにし九ので、上記論理ゲートに貫通電
流は流れず、論理回路の消費電流を著しく小さくするこ
とができ、半導体集積回路に形成されたバレルシフタと
か変形ブースのアルゴリズムによる並列乗算器などに適
用して効果的である。

【図面の簡単な説明】第１図は本発明のＭＯ３論理回路の一実施例に係るバレ
ルシフタを示す回路図、第２図乃至第６図はそれぞれ他
の実施例に係るバレルクツ夕を示す回路図、第７図およ
び第８図は同じく他の実施例に係る変形ブースのアルゴ
リズムによる並列乗算器を示す構成説明図、第９図は第
７図の並列乗算器における基本セル・アレイ部および乗
数デコーダを取り出して示すブロック図、第１０図は第
９図中の基本セルの一例を示す回路図である。Ｔｆ３４１〜４５　・・・トランスファゲート、ＳＮ、
Ｎ・・・セレクタ出力ノード、ＩＢ、　ＩＢ　、　、　
ＩＢ、　、　ＩＤ、〜ＩＤ、。ＩＥ、、ＩＥ、　　・・・インバータ、ＴＮ、ＴＰ・・
・ＭＯＳトランジスタ、ＮＧ・・・ナン）’ゲート、Ａ
Ｊ、ＡＧ・・・アンドゲート、ＩＫ、　ＩＫｌ−ＩＫ４
・・・クロックドインバータ、ＦＦ・・・Ｄ型フリップ
７０ツブ、１０・・・全加算器、２１〜２６・・・デー
タ線、７０・・・基本セル、７１・・・乗数デコーダ、
８ノ・・・乗数レジスタ。出願人代理人　弁理士　鈴　江　武　彦ＳＨ２ＳＨｌ　
　　　　イオーフ゛ンレ第１図ＳＨ２５Ｈ１イノバー５第２図第３図ＳＨ２ＳＨｌ　　　　イネ−７ンｂ第６図Ｘ□−Ｘ３＋第７図第８図

Claims

【特許請求の範囲】

（１）それぞれ片チャネル型ＭＯＳトランジスタからな
る複数のトランスファゲートそれぞれの出力ノードにそ
れぞれ論理ゲートが接続された回路を有し、第１の電源
電位と第２の電源電位との間に接続された絶縁ゲート型
論理回路において、スタンバイ時には前記論理ゲートが
オフ状態となるように制御する制御手段を具備すること
を特徴とする絶縁ゲート型論理回路。
（２）前記トランスファゲートがセレクタとして機能す
るバレルシフタにおいて、スタンバイ時にセレクタ出力
ノードをバレルシフタの入力データに依存せず第１の電
源電位あるいは第２の電源電位に設定制御する出力ノー
ド電位設定手段を具備することを特徴とする前記特許請
求の範囲第１項記載の絶縁ゲート型論理回路。
（３）前記出力ノード電位設定手段は、セレクタ出力ノ
ードと第１の電源電位ノードあるいは第２の電源電位ノ
ードとの間にＭＯＳトランジスタを接続し、このＭＯＳ
トランジスタおよびセレクタ用トランスファゲートをイ
ネーブル信号によりスイッチ制御する手段であることを
特徴とする前記特許請求の範囲第２項記載の絶縁ゲート
型論理回路。
（４）前記トランスファゲートがセレクタとして機能す
るバレルシフタにおいて、スタンバイ時のバレルシフタ
の入力データをハイレベルあるいはロウレベルにする手
段を具備することを特徴とする前記特許請求の範囲第１
項記載の絶縁ゲート型論理回路。
（５）前記トランスファゲートがセレクタとして機能す
るバレルシフタにおいて、前記論理ゲートとしてセレク
タ出力ノードの電位とイネーブル信号との論理積をとる
回路を設けてなることを特徴とする前記特許請求の範囲
第１項記載の絶縁ゲート型論理回路。
（６）前記トランスファゲートがセレクタとして機能す
るバレルシフタにおいて、前記論理ゲートとしてインバ
ータの出、入力端間にクロックドゲートが接続された回
路を設け、上記クロックドゲートおよびセレクタ用トラ
ンスファゲートをイネーブル信号により制御するように
してなることを特徴とする前記特許請求の範囲第１項記
載の絶縁ゲート型論理回路。
（７）前記トランスファゲートがセレクタとして機能す
るバレルシフタにおいて、前記論理ゲートとしてＤ型フ
リップフロップを設け、このフリップフロップのクロッ
ク入力をイネーブル信号により制御するようにしてなる
ことを特徴とする前記特許請求の範囲第１項記載の絶縁
ゲート型論理回路。
（８）前記トランスファゲートが基本セル内の全加算器
の被加数入力を選択するセレクタとして機能する変形ブ
ースのアルゴリズムによる並列乗算器において、スタン
バイ時にセレクタ出力ノードを第１の電源電位あるいは
第２の電源電位に制御する出力ノード電位制御手段を具
備することを特徴とする前記特許請求の範囲第１項記載
の絶縁ゲート型論理回路。
（９）前記出力ノード電位制御手段は、複数のセレクタ
のうち入力が第１の電源電位あるいは第２の電源電位に
固定された１個のセレクタを選択する制御信号を発生さ
せるようにしてなることを特徴とする前記特許請求の範
囲第８項記載の絶縁ゲート型論理回路。
（１０）前記並列乗算器は、被乗数データおよび乗数デ
ータに基いて二次元的に配列される複数個の基本セルと
、この各基本セルにそれぞれ対応する被乗数データのデ
ジットデータを供給する複数本のデータ線と、前記乗数
データを所定の論理式に基いてデコードし、各基本セル
に択一的に選択制御信号を供給する乗数デコーダとを具
備し、前記基本セルは前記選択制御信号に応じて前記複
数本のデータ線よりそれぞれ与えられるデータ入力およ
び“１”レベルあるいは“０”レベルに固定された１個
の入力のうち択一的に選択して全加算器の被加数入力と
するセレクタを有し、このセレクタは前記複数のデータ
入力および“１”レベルあるいは“０”レベルに固定さ
れた１個の入力が各対応して入力端に導かれ、それぞれ
の出力端が共通に接続された複数の片チャネル型トラン
スファゲートを有することを特徴とする前記特許請求の
範囲第８項記載の絶縁ゲート型論理回路。