JPH0195339A - 動作モード指定方式 - Google Patents
動作モード指定方式Info
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- JPH0195339A JPH0195339A JP62254024A JP25402487A JPH0195339A JP H0195339 A JPH0195339 A JP H0195339A JP 62254024 A JP62254024 A JP 62254024A JP 25402487 A JP25402487 A JP 25402487A JP H0195339 A JPH0195339 A JP H0195339A
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- signal
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- 238000001514 detection method Methods 0.000 claims description 6
- 230000010365 information processing Effects 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 5
- 238000012360 testing method Methods 0.000 abstract description 34
- 102100023696 Histone-lysine N-methyltransferase SETDB1 Human genes 0.000 description 16
- 101710168120 Histone-lysine N-methyltransferase SETDB1 Proteins 0.000 description 16
- 238000010586 diagram Methods 0.000 description 7
- 230000003111 delayed effect Effects 0.000 description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 2
- 101000836337 Homo sapiens Probable helicase senataxin Proteins 0.000 description 1
- 101000989118 Lathyrus sativus Bowman-Birk type proteinase inhibitor 1 Proteins 0.000 description 1
- 101100075512 Oryza sativa subsp. japonica LSI2 gene Proteins 0.000 description 1
- 102100027178 Probable helicase senataxin Human genes 0.000 description 1
- 235000006732 Torreya nucifera Nutrition 0.000 description 1
- 244000111306 Torreya nucifera Species 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は１′＃報処理装置に関し、特に半導体集積回路
の動作モードの指定の方法に関する。
の動作モードの指定の方法に関する。
マイクロプロセ・ソサにみらｎるように半導体集積回路
（ＬＳ Ｉ ）は高果槓化が者しいが、特に機能が複雑
多岐になってくるとそのテストが重要になってくる。
（ＬＳ Ｉ ）は高果槓化が者しいが、特に機能が複雑
多岐になってくるとそのテストが重要になってくる。
ＬＳＩのテストではそのＬｄＩがユーザに提供する機能
ｔ″確認るものの１ｍに、テストのタメの１＃殊なモー
ド（テスト・モード）ｔ−；ｌ、ＬＳＩｔテスト・モー
ドに股だし、内部にあるテスト回路を響かせたり、テス
トのためのマイクロ・プログラム金実行させたりして、
１．ＳＩのテス）１−おこなっている。そして、このテ
スト・モードは通常ユーザには開放されていない。
ｔ″確認るものの１ｍに、テストのタメの１＃殊なモー
ド（テスト・モード）ｔ−；ｌ、ＬＳＩｔテスト・モー
ドに股だし、内部にあるテスト回路を響かせたり、テス
トのためのマイクロ・プログラム金実行させたりして、
１．ＳＩのテス）１−おこなっている。そして、このテ
スト・モードは通常ユーザには開放されていない。
ＬＳ Ｉ２テスト・モードに設定する方法としては、テ
スト・モード指定のための晦子を用意する方法と、特定
の端子に１１４１常は印加しない電圧（高電圧）七供給
することにより指定する方法がある。
スト・モード指定のための晦子を用意する方法と、特定
の端子に１１４１常は印加しない電圧（高電圧）七供給
することにより指定する方法がある。
第７図は前者の方式の一般的なＬＳＩの端子図である。
ＭＣ）ｉ）Ｅ端子には″′１′″？設定することによシ
テスト・モードになる。そして、ユーザにはこの端子は
′″Ｏ”に設定するように規足している。
テスト・モードになる。そして、ユーザにはこの端子は
′″Ｏ”に設定するように規足している。
上述したようにＬＳＩ’ｉテスト・モードに設定するた
めの方法として２つの方法があるが、前者はモード設定
のため端子を追加する必要があり、端子数の制限からテ
スト・モード用端子金設けることが困難な場合もある。
めの方法として２つの方法があるが、前者はモード設定
のため端子を追加する必要があり、端子数の制限からテ
スト・モード用端子金設けることが困難な場合もある。
また、テスト・モードが複数あるようなＬＳＩの場合に
は、モード設定端子が複数必要となるという欠点金有し
ている。
は、モード設定端子が複数必要となるという欠点金有し
ている。
他方、後者の方法では、高電圧上検出するための特殊な
回路が必要となり製造上の工程が増えたう、テストの際
、高電圧を供給する必要があるといった欠点を有してい
る。
回路が必要となり製造上の工程が増えたう、テストの際
、高電圧を供給する必要があるといった欠点を有してい
る。
本発明は、外部から入力される初期化信号が特定のパタ
ーンの信号であることヲ、噴出するための手段と、検出
したことを記憶する手段と、初期化信号として特定のパ
ターンの信号が入力された場合においても、ＬＳ Ｉ’
ｉ間違いなく初期化するための内部初期化信号を生成す
る手段と七有している。
ーンの信号であることヲ、噴出するための手段と、検出
したことを記憶する手段と、初期化信号として特定のパ
ターンの信号が入力された場合においても、ＬＳ Ｉ’
ｉ間違いなく初期化するための内部初期化信号を生成す
る手段と七有している。
〔発明の従来技術における相違点、独創性の内容〕上述
した従来のＬＳＩの七−ド設定万式に対し、本発明はＬ
ＳＩの初期化の際に、その初期化信号として予め設定し
比信号パターンを入力するという独２ＩＩ的なアイディ
アにより、Ｌ８Ｉ−ｉ初期化すると共にテスト・モード
にも設定するという相違点を有する。
した従来のＬＳＩの七−ド設定万式に対し、本発明はＬ
ＳＩの初期化の際に、その初期化信号として予め設定し
比信号パターンを入力するという独２ＩＩ的なアイディ
アにより、Ｌ８Ｉ−ｉ初期化すると共にテスト・モード
にも設定するという相違点を有する。
〔実施例１〕
次に、本発明について図面を参照して説明する。
第１図は本発明の実施例の構成を示した図である。１０
１は端子から入力される初期化信号（几Ｅ−８ＥＴ信号
１０１）で６９．１０２はＬＳＩ本体を本当に初期化す
るための内部几ＥＳＥＴ信号、１０３はＬＳＩ２テスト
・モードに設定するため（ＤＭＯＤＥｆ１号、１０４
ｄ １（ＥＳＥＴ信号１０１８！延させるための回路、
１０５はＲ，Ｅ８ＥＴ信号に特殊なパターンが入力され
たことを検出し、記憶する信号認識回路、１０６はＯＲ
回路である。
１は端子から入力される初期化信号（几Ｅ−８ＥＴ信号
１０１）で６９．１０２はＬＳＩ本体を本当に初期化す
るための内部几ＥＳＥＴ信号、１０３はＬＳＩ２テスト
・モードに設定するため（ＤＭＯＤＥｆ１号、１０４
ｄ １（ＥＳＥＴ信号１０１８！延させるための回路、
１０５はＲ，Ｅ８ＥＴ信号に特殊なパターンが入力され
たことを検出し、記憶する信号認識回路、１０６はＯＲ
回路である。
内部ＲＥＳＥＴ信号１０２は端子がら入力されるＲＥＳ
ＥＴ ［９１０１ト、ＲＥＳＥＴ信号１０１ｇ遅延回路
１０４を通した出力のＯＢとなっている。
ＥＴ ［９１０１ト、ＲＥＳＥＴ信号１０１ｇ遅延回路
１０４を通した出力のＯＢとなっている。
これは几ＥＳＥＴ信号１０１に特定パターンが入力され
７’（場合においてもＬＳＩ−１本当に初期化するため
の内部几Ｅ８ＥＴ１Ｍ号１０２が中断されないようにす
るためのものである。
７’（場合においてもＬＳＩ−１本当に初期化するため
の内部几Ｅ８ＥＴ１Ｍ号１０２が中断されないようにす
るためのものである。
第２図および第３図は遅延回路１０４と信号認識回ｗｒ
１０５の具体的な構成例で、２相クロツク（φｌｊ？よ
びφ２）の１ｑチャンネルＭＯ８回路で構成しである。
１０５の具体的な構成例で、２相クロツク（φｌｊ？よ
びφ２）の１ｑチャンネルＭＯ８回路で構成しである。
また、第４図は第１の実施例におけるテスト・モードの
設定に必要な几ＥＳＥＴ信号１０１のパターンと、内部
ＲＥＳＥＴ信号１０２およびＭ（Ｊｉ）Ｅ信ｇ１０３の
タイミングを示した図である。
設定に必要な几ＥＳＥＴ信号１０１のパターンと、内部
ＲＥＳＥＴ信号１０２およびＭ（Ｊｉ）Ｅ信ｇ１０３の
タイミングを示した図である。
第４図に示すＬうに、第１の実施例ではルＥＳＥＴ信号
１０１Ｋまず３クロック以上”１”が入力され、次に”
０１０”というパターンが入力され、最後に３クロック
以上＠ｌ”が入力されることにより、ＬｂＩが初期化さ
れるとともにテスト・モードＶこ設定さＩＬる工うにな
っている。
１０１Ｋまず３クロック以上”１”が入力され、次に”
０１０”というパターンが入力され、最後に３クロック
以上＠ｌ”が入力されることにより、ＬｂＩが初期化さ
れるとともにテスト・モードＶこ設定さＩＬる工うにな
っている。
第２図は内部九Ｅ ８ Ｅ ’ｉ’信号１０２を生成す
るための回路の一構成例である。２０１はｉ（、ＥＳＥ
Ｔ信号１０１を同期化するためのインバータ・ゲート２
個とトランスファ・ゲートであり、ＲＥ ８ Ｅ ＴＸ
信号２０２となる。内部ｆ（ＥＳｋＴ信号１０２はＲ，
−Ｅ８ＥＴＸ信号２０２とこの信号ｔ−３クロツク分遅
延させるための回路２０３の出力と００几信号となって
いる。これはＲＢ８ＥＴ信号１０１として特定のパター
ンである”０１０”が入ってきた場合にＬＳ１１本当に
初期化するための信号である内部ｋＬＥｓＥ’ｉ’信号
１０２が途中で甲断さｎるのを避ける几めの回路である
。
るための回路の一構成例である。２０１はｉ（、ＥＳＥ
Ｔ信号１０１を同期化するためのインバータ・ゲート２
個とトランスファ・ゲートであり、ＲＥ ８ Ｅ ＴＸ
信号２０２となる。内部ｆ（ＥＳｋＴ信号１０２はＲ，
−Ｅ８ＥＴＸ信号２０２とこの信号ｔ−３クロツク分遅
延させるための回路２０３の出力と００几信号となって
いる。これはＲＢ８ＥＴ信号１０１として特定のパター
ンである”０１０”が入ってきた場合にＬＳ１１本当に
初期化するための信号である内部ｋＬＥｓＥ’ｉ’信号
１０２が途中で甲断さｎるのを避ける几めの回路である
。
第３図はルＥ８ＥＴ信号１０１に特定のパターンが入力
されたこと全検出してそれ全記憶し、テスト・モードで
あること金示すＭＯＩ）Ｅ信号１０３を生成する回路で
ある。３０１および３０２はｌクロッ２分の遅延信号を
生成するための回路である。
されたこと全検出してそれ全記憶し、テスト・モードで
あること金示すＭＯＩ）Ｅ信号１０３を生成する回路で
ある。３０１および３０２はｌクロッ２分の遅延信号を
生成するための回路である。
３０１の出力信号は几Ｅ８ＥＴＸ信号２０２が１クロツ
ク遅延しｔものとなり、３０２の出力信号はルＥ８ＥＴ
Ｘ信号２０２が２クロツク遅延したものとなる。したが
って、ＲＥＳＥＴＸ信号２０２に１０１０”というパタ
ーンで信号が入力されるとＡＮＤゲート３０４の入力信
号は全て１となり、ＡＭＤゲート３０４の出力信号も１
となる。ＡＮＤゲー）３０４の出力信号はＲ，７８７リ
ツプ・７０ツブ３０５０セット信号であるため、Ｒ，Ｅ
ＳＥＴＸ信号２０２に１０１０”なる信号が入力さｎる
とＲ，／８７リツプ・７０ツブ３０５の出力信号１０３
は′″１”となる。−万、３０３は内部ＲＥＳＥＴ信号
１０２の立上がりを検出する回路であり、ル４クリップ
・７０ツブ３０５のリセット信号である。
ク遅延しｔものとなり、３０２の出力信号はルＥ８ＥＴ
Ｘ信号２０２が２クロツク遅延したものとなる。したが
って、ＲＥＳＥＴＸ信号２０２に１０１０”というパタ
ーンで信号が入力されるとＡＮＤゲート３０４の入力信
号は全て１となり、ＡＭＤゲート３０４の出力信号も１
となる。ＡＮＤゲー）３０４の出力信号はＲ，７８７リ
ツプ・７０ツブ３０５０セット信号であるため、Ｒ，Ｅ
ＳＥＴＸ信号２０２に１０１０”なる信号が入力さｎる
とＲ，／８７リツプ・７０ツブ３０５の出力信号１０３
は′″１”となる。−万、３０３は内部ＲＥＳＥＴ信号
１０２の立上がりを検出する回路であり、ル４クリップ
・７０ツブ３０５のリセット信号である。
しｔがって、几ＢＳＥＴ信号１０１に１”が入力され、
内部ＲＥＳＥＴ信号１０２が＠１”になると、３０３で
その立上がりが検出され、几／ Ｓ ７ リップ・７０
ツブ３０５の出力信号１◇３は＠０′″となる。
内部ＲＥＳＥＴ信号１０２が＠１”になると、３０３で
その立上がりが検出され、几／ Ｓ ７ リップ・７０
ツブ３０５の出力信号１◇３は＠０′″となる。
つまり、Ｂ、ＥＳＥＴ信号１０１に＠１”が入力される
と内部ＲＥＳＥＴ信号１０２が＠１″となりＬＳＩを初
期化するとともに、ＬＳＩのテスト・モードを指定する
ＭＯＤＥ信号１０３を生成するｌ（、／８７リツプ・７
０ツブ３０５も初期化される（非テスト・モードになる
）。その後３クロック以上経ってから几ＥＳ ＥＴ信号
１０１に１０１０”のパターンが入力されると１４７８
クリツプ・７０ツブ３０５がセットされＭ（，１１）Ｅ
信号１０３が′＠１″となる。
と内部ＲＥＳＥＴ信号１０２が＠１″となりＬＳＩを初
期化するとともに、ＬＳＩのテスト・モードを指定する
ＭＯＤＥ信号１０３を生成するｌ（、／８７リツプ・７
０ツブ３０５も初期化される（非テスト・モードになる
）。その後３クロック以上経ってから几ＥＳ ＥＴ信号
１０１に１０１０”のパターンが入力されると１４７８
クリツプ・７０ツブ３０５がセットされＭ（，１１）Ｅ
信号１０３が′＠１″となる。
その後３クロック以上経てからｋＬＥＳＥＴ信号１０１
が”Ｏ″になると３クロツク後に内部ＭＳＥＴ信号１０
２も“Ｏ”とな、りＬ３ Ｉの初期化が完了し、ＭＯＤ
Ｅ信号１０３が＠１１１１である友め、ＬＳＩはテスト
・モードとして動作を開始する。を比、ＲＥＳＥＴ信号
１０１に初期化のための信号が入力されたが、＠０１０
”のパターンが存在しなかった場合には几／８クリップ
・７０ツブ３０５がリセットされたままとなり、ＭＯＤ
Ｅ信号１０３ も＠Ｏ”の”ままである。し九がって、
１（ＩＥＳＥＴ信号１０１が′″０”になった後３クロ
ツク後に内部几−ＥＳＥＴ信号１０２もｌＯ”となった
のちＭＯＬ）Ｅ信号１０３が＠Ｏ”であるため、ＬＳＩ
は通常の動作を開始する。
が”Ｏ″になると３クロツク後に内部ＭＳＥＴ信号１０
２も“Ｏ”とな、りＬ３ Ｉの初期化が完了し、ＭＯＤ
Ｅ信号１０３が＠１１１１である友め、ＬＳＩはテスト
・モードとして動作を開始する。を比、ＲＥＳＥＴ信号
１０１に初期化のための信号が入力されたが、＠０１０
”のパターンが存在しなかった場合には几／８クリップ
・７０ツブ３０５がリセットされたままとなり、ＭＯＤ
Ｅ信号１０３ も＠Ｏ”の”ままである。し九がって、
１（ＩＥＳＥＴ信号１０１が′″０”になった後３クロ
ツク後に内部几−ＥＳＥＴ信号１０２もｌＯ”となった
のちＭＯＬ）Ｅ信号１０３が＠Ｏ”であるため、ＬＳＩ
は通常の動作を開始する。
〔実施例２〕
次に、第５図および第６図を用いて本発明の第二の実施
例を説明する。
例を説明する。
第５図は信号認識回路の構成例であシ、第６図は本発明
の第二の実施例に２けるテスト・モードの設定に必要な
ルＥ８ＥＴ信号１０１のパターンと内部１（、ＥＳＥＴ
信号１０２およびＭＯＤＥ信号１０３のタイミング関係
を示し比図である。
の第二の実施例に２けるテスト・モードの設定に必要な
ルＥ８ＥＴ信号１０１のパターンと内部１（、ＥＳＥＴ
信号１０２およびＭＯＤＥ信号１０３のタイミング関係
を示し比図である。
この第二の実施例では凡ＥＳＥＴ信号１０１に予め設定
され几クロック数だけの１”が入力され、ついで′″０
″が入力され、そして再度１１”が入力されるような信
号が入力された場合にＬＳＩが初期化され、かつテスト
・モードとなる。
され几クロック数だけの１”が入力され、ついで′″０
″が入力され、そして再度１１”が入力されるような信
号が入力された場合にＬＳＩが初期化され、かつテスト
・モードとなる。
第５囚を用いてＭＯＤＥ信号１０３の動作’ｔ’ａ明す
る。第５図において５０１はＲＥＳＥＴＸ信号２０２が
２り四ツク以上絖いていることを検出する回路である。
る。第５図において５０１はＲＥＳＥＴＸ信号２０２が
２り四ツク以上絖いていることを検出する回路である。
’ｔ７ｔ５１） ２はカウンタである。、カウンタ５０
２のＣはクリア入力で１（、ＥＳＥＴＸ信号２０２が＠
０”のときかＭＯＤＥ信号１０３がｍｌ”のときにカウ
ンタ５０２をリセットする。また、Ｕはカウンタ５０２
のカウント・アップ入力で、几Ｅ８−ＥＴＸ信号２０２
が連αして１”の時にカウント・アップされる。念だし
、カウンタ５０２のクリア信号が＠１”のときにはカウ
ントされない。さらに、Ｎ〜Ｏはカウンタ５０２の出力
である。５０３はカウンタ５０２の出力を入力し、所定
の値になったことを検出するＡＮＤゲートである。５０
４はカウンタ５０２が所定の値になった直後にＲ，Ｅ−
８ＥＴＸ信号２０２が＠θ″になり几ことを検出するＡ
ＮＤゲートで、Ｂ、 ／ ８ 、ｙリップ・フロップ５
０５のセット信号になっている。たとえば、カウンタの
出力が１１（２進数）になったときに几／８７リツプ・
７０ププ５０５がセットされるようにし几場合には、Ｒ
ＥＳＥＴ信号１０１として１１″の状態が４クロック続
き、その直後に１クロツク間だけ＠Ｏ”となっ交ときに
ＭＯＤＥ信号１０３が＠１”となる。Ｒ／ Ｓ ７リツ
プ・フロップ５０５のリセットは内部ＲＥＳＥＴ信号１
０２が′″１”に立上がった時点でリセットされる。
２のＣはクリア入力で１（、ＥＳＥＴＸ信号２０２が＠
０”のときかＭＯＤＥ信号１０３がｍｌ”のときにカウ
ンタ５０２をリセットする。また、Ｕはカウンタ５０２
のカウント・アップ入力で、几Ｅ８−ＥＴＸ信号２０２
が連αして１”の時にカウント・アップされる。念だし
、カウンタ５０２のクリア信号が＠１”のときにはカウ
ントされない。さらに、Ｎ〜Ｏはカウンタ５０２の出力
である。５０３はカウンタ５０２の出力を入力し、所定
の値になったことを検出するＡＮＤゲートである。５０
４はカウンタ５０２が所定の値になった直後にＲ，Ｅ−
８ＥＴＸ信号２０２が＠θ″になり几ことを検出するＡ
ＮＤゲートで、Ｂ、 ／ ８ 、ｙリップ・フロップ５
０５のセット信号になっている。たとえば、カウンタの
出力が１１（２進数）になったときに几／８７リツプ・
７０ププ５０５がセットされるようにし几場合には、Ｒ
ＥＳＥＴ信号１０１として１１″の状態が４クロック続
き、その直後に１クロツク間だけ＠Ｏ”となっ交ときに
ＭＯＤＥ信号１０３が＠１”となる。Ｒ／ Ｓ ７リツ
プ・フロップ５０５のリセットは内部ＲＥＳＥＴ信号１
０２が′″１”に立上がった時点でリセットされる。
初期化信号が４クロツク連続し几場合にテスト・モード
になる場合の動作を説明すると次のようになる。几ＥＳ
ＥＴ信号１０１として１″が入力サレルト、ＲＥＳＥ
ＴＸ信号２０２が９１％とな力、カウンタ５０２のリセ
ットが解除される。また、内蔀凡ＥＳＥＴ信号１０２が
”１”となり、これを回路５０６が検出して几／ ８７
リップ・７０ツブ５０５がリセットされる。そしてＲ
ＥＳＥＴ信号１０１に４クロツク間連続して１″ｍが入
力さｎると回路５０１がこｆ’Ｌ’に検出して３り關ツ
ク間″”１”を出方する。こｎによりカウンタ５０２は
０から３までカウント・アップされる。ＡＮＤゲート５
０３はカウンタ５０２の出力が１１（２進数）になると
＠１”ｉ出力し、ＣＯ時点で１（、ＥＳＥＴ信号１０１
が′″０″となるとＡＮＤゲート５０４の出力が１″と
な？）、Ｂ、／Ｂクリップ・７０ツブ５０５がセットさ
れ、ＭＯＤＥ信号１０３が′１′″となる。これにＬカ
、テスト・モードに設定することができる。次いで、几
ＥＳＥＴ信号１０１が″ｌ”になることにより内部ｋｌ
、ＥＳＥＴ信号１０２が＠１”を続け、ＬＳＩの初期化
を達成することができる。
になる場合の動作を説明すると次のようになる。几ＥＳ
ＥＴ信号１０１として１″が入力サレルト、ＲＥＳＥ
ＴＸ信号２０２が９１％とな力、カウンタ５０２のリセ
ットが解除される。また、内蔀凡ＥＳＥＴ信号１０２が
”１”となり、これを回路５０６が検出して几／ ８７
リップ・７０ツブ５０５がリセットされる。そしてＲ
ＥＳＥＴ信号１０１に４クロツク間連続して１″ｍが入
力さｎると回路５０１がこｆ’Ｌ’に検出して３り關ツ
ク間″”１”を出方する。こｎによりカウンタ５０２は
０から３までカウント・アップされる。ＡＮＤゲート５
０３はカウンタ５０２の出力が１１（２進数）になると
＠１”ｉ出力し、ＣＯ時点で１（、ＥＳＥＴ信号１０１
が′″０″となるとＡＮＤゲート５０４の出力が１″と
な？）、Ｂ、／Ｂクリップ・７０ツブ５０５がセットさ
れ、ＭＯＤＥ信号１０３が′１′″となる。これにＬカ
、テスト・モードに設定することができる。次いで、几
ＥＳＥＴ信号１０１が″ｌ”になることにより内部ｋｌ
、ＥＳＥＴ信号１０２が＠１”を続け、ＬＳＩの初期化
を達成することができる。
もし、几Ｅ８ｎＴ信号１０１が４クロツクより短い間に
′１”からＩＯ”になり几り、４クロツク以上＠１”が
続い友場合にはＡＮＤゲート５０４は“１”とならず、
Ｒ／８７リツプ、７．、プ５０５がセットされなく、Ｍ
ＯＤＥ信号１０３は０″のままで、テスト・そ−ドには
設定されない。
′１”からＩＯ”になり几り、４クロツク以上＠１”が
続い友場合にはＡＮＤゲート５０４は“１”とならず、
Ｒ／８７リツプ、７．、プ５０５がセットされなく、Ｍ
ＯＤＥ信号１０３は０″のままで、テスト・そ−ドには
設定されない。
以上本発明について二つの実施例金示したが。
いずれも設定するモードが一つの場合であった。
もし複数のモードを有するＬ８Ｉに適用する場合には、
異なった信号パターンを認識する信号認識回路全必要な
だけ設け、異なった初期化信号を入力することで複数の
動作モードを設定できることは容易に類推できる。
異なった信号パターンを認識する信号認識回路全必要な
だけ設け、異なった初期化信号を入力することで複数の
動作モードを設定できることは容易に類推できる。
以上説明したように本発明は、ＬＳＩの初期化の際に、
その初期化信号として予め設定した信号パターンを入力
することにより、ＬＳＩを初期化すると共にテスト・モ
ードにも設定する九め、テスト・モードに設定するため
に端子ｔ−依分に設ける必要もなく、また高電圧を検出
するための特殊な回路も必要ないという効果金有する。
その初期化信号として予め設定した信号パターンを入力
することにより、ＬＳＩを初期化すると共にテスト・モ
ードにも設定する九め、テスト・モードに設定するため
に端子ｔ−依分に設ける必要もなく、また高電圧を検出
するための特殊な回路も必要ないという効果金有する。
第１図は本発明の実施例の構成例である。第２図は内部
Ｒ，ＥＳＥＴ信号の生成回路の一構成例、第３図はＭＯ
ＤＥ信号の生成回路の一構成例、第４図は第一の実施例
におけるタイミング図、第５図は第二の実施例における
ＭＯＤＥ信号の生成回路の一構成例、第６図は第二の実
施例におけるタイミング図。第７図はモード設定端子を
有するＬＳＩである。 １０１・・・・・・ルＢＳＥＴ信号、１０２・山・・内
部ＲＥ−８ＥＴ信号、１０３・・・・・・ＭＯＤＥ信号
、１ｏ４・・・・・・遅延回路、１０５・・・・・・信
号認識回路、１０６・・・・・・ＯＲゲート、２０１・
・・・・・クロック同期化回路、２０２・・・・・・同
期化Ｒ，Ｅ８ＥＴ信号、２０３・・・・・・３クロツク
遅延回路、３０１・・・・・・ｌクロック遅延回路、３
０２・・・・・・１クロツク遅延回路、３ｏ３・山・・
立上がり検出回路、３０４・川・・ＡＮＤゲート、３０
５・・・・・・Ｒ，／Ｂ７リツプ・フロップ、５ｏ１・
・・・・・信号連続検出回路、５０２・・・・・・カウ
ンタ、５ｏ３・川・・ＡＮＤゲート、５０４ ・−−−
・・Ａ Ｎ Ｄゲート、５０５・・・・・・Ｒ／８クリ
ップ・フロップ、５０６・・・・・・立上がり検出回路
。 代理人 弁理士 内 原 音 第 ｆｆｆｉ 茅 ３ 図
Ｒ，ＥＳＥＴ信号の生成回路の一構成例、第３図はＭＯ
ＤＥ信号の生成回路の一構成例、第４図は第一の実施例
におけるタイミング図、第５図は第二の実施例における
ＭＯＤＥ信号の生成回路の一構成例、第６図は第二の実
施例におけるタイミング図。第７図はモード設定端子を
有するＬＳＩである。 １０１・・・・・・ルＢＳＥＴ信号、１０２・山・・内
部ＲＥ−８ＥＴ信号、１０３・・・・・・ＭＯＤＥ信号
、１ｏ４・・・・・・遅延回路、１０５・・・・・・信
号認識回路、１０６・・・・・・ＯＲゲート、２０１・
・・・・・クロック同期化回路、２０２・・・・・・同
期化Ｒ，Ｅ８ＥＴ信号、２０３・・・・・・３クロツク
遅延回路、３０１・・・・・・ｌクロック遅延回路、３
０２・・・・・・１クロツク遅延回路、３ｏ３・山・・
立上がり検出回路、３０４・川・・ＡＮＤゲート、３０
５・・・・・・Ｒ，／Ｂ７リツプ・フロップ、５ｏ１・
・・・・・信号連続検出回路、５０２・・・・・・カウ
ンタ、５ｏ３・川・・ＡＮＤゲート、５０４ ・−−−
・・Ａ Ｎ Ｄゲート、５０５・・・・・・Ｒ／８クリ
ップ・フロップ、５０６・・・・・・立上がり検出回路
。 代理人 弁理士 内 原 音 第 ｆｆｆｉ 茅 ３ 図
Claims (1)
- 初期化のための信号の入力端子と複数の動作モードを有
する情報処理装置において、前期初期化信号入力端子に
特定の時系列入力パターンの信号が入力されたことを認
識するパターン検出手段と、前期初期化信号入力端子に
予め定められた期間の間入力された初期化信号と前期特
定の時系列入力パターンを含む初期化信号のいずれが入
力された場合においても前期情報処理装置を正常に初期
化するための内部初期化信号を生成する手段と、前期内
部初期化信号により記憶情報が消去され、前期パターン
検出手段が前期特定の時系列入力パターンを検出した場
合にそのことを記憶する記憶手段とを有し、前記初期化
信号入力端子に初期化のための信号が入力された場合に
、前記初期化のための信号の中に前記特定の時系列入力
パターンが存在する場合には、前記内部初期化信号によ
り前記情報処理装置を初期化するとともに、前記パター
ン検出手段が前記特定の時系列入力パターンの存在を検
出し、前記記憶手段が前記特定の時系列入力パターンが
存在したことを記憶し、前記初期化のための信号が前記
予め定められた期間の間入力された場合には、前記内部
初期化信号により前記情報処理装置を初期化するととも
に、前記記憶手段が前記特定の時系列入力パターンが存
在しなかったことを記憶し、前期記憶手段の持つ情報に
よって、前期情報処理装置の動作モードを決定すること
を特徴とする動作モード指定方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62254024A JPH0195339A (ja) | 1987-10-07 | 1987-10-07 | 動作モード指定方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62254024A JPH0195339A (ja) | 1987-10-07 | 1987-10-07 | 動作モード指定方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0195339A true JPH0195339A (ja) | 1989-04-13 |
Family
ID=17259179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62254024A Pending JPH0195339A (ja) | 1987-10-07 | 1987-10-07 | 動作モード指定方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0195339A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6284363A (ja) * | 1985-10-08 | 1987-04-17 | Oki Electric Ind Co Ltd | マイクロプロセツサ |
-
1987
- 1987-10-07 JP JP62254024A patent/JPH0195339A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6284363A (ja) * | 1985-10-08 | 1987-04-17 | Oki Electric Ind Co Ltd | マイクロプロセツサ |
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