JPH06207971A - 半導体装置内蔵試験信号発生回路 - Google Patents
半導体装置内蔵試験信号発生回路Info
- Publication number
- JPH06207971A JPH06207971A JP3040428A JP4042891A JPH06207971A JP H06207971 A JPH06207971 A JP H06207971A JP 3040428 A JP3040428 A JP 3040428A JP 4042891 A JP4042891 A JP 4042891A JP H06207971 A JPH06207971 A JP H06207971A
- Authority
- JP
- Japan
- Prior art keywords
- test signal
- signal
- reset
- high voltage
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 title abstract description 7
- 238000001514 detection method Methods 0.000 claims abstract description 16
- 238000010586 diagram Methods 0.000 description 5
Landscapes
- Tests Of Electronic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【構成】入力端子１に通常の電源電圧ＶＤよりαだけ高
い電圧（ＶＤ＋α）が入力したかどうかを判定し高電圧
検出信号Ｓｖｏを出力する高電圧検出回路２と、電源投
入時リセット信号Ｓｒｓを発生する電源投入時リセット
発生回路４と、電源投入時リセット信号Ｓｒｓによりリ
セットされかつ高電圧検出信号Ｓｖｏをカウントするｎ
段カウンタ３と、電源投入時リセット信号Ｓｒｓによっ
てリセットされカウンタ（ｎ−１）の出力信号Ｃｏ（ｎ
−１）を記憶し、カウンタｎの出力信号Ｃｏｎによって
再度リセットされる試験信号ラッチ回路５とで構成され
ている。 【効果】ユーザがこの端子に通常よりも高い電圧を誤っ
て一度加えたり、又ノイズ等によって高電圧が一度入力
されても直ちに試験信号が発生しない。
い電圧（ＶＤ＋α）が入力したかどうかを判定し高電圧
検出信号Ｓｖｏを出力する高電圧検出回路２と、電源投
入時リセット信号Ｓｒｓを発生する電源投入時リセット
発生回路４と、電源投入時リセット信号Ｓｒｓによりリ
セットされかつ高電圧検出信号Ｓｖｏをカウントするｎ
段カウンタ３と、電源投入時リセット信号Ｓｒｓによっ
てリセットされカウンタ（ｎ−１）の出力信号Ｃｏ（ｎ
−１）を記憶し、カウンタｎの出力信号Ｃｏｎによって
再度リセットされる試験信号ラッチ回路５とで構成され
ている。 【効果】ユーザがこの端子に通常よりも高い電圧を誤っ
て一度加えたり、又ノイズ等によって高電圧が一度入力
されても直ちに試験信号が発生しない。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置内蔵試験信号
発生回路に関する。
発生回路に関する。
【０００２】
【従来の技術】通常、試験信号を用いてテストモードを
設定し半導体装置の試験を行ったり評価を行う。
設定し半導体装置の試験を行ったり評価を行う。
【０００３】従来の半導体装置内蔵試験信号発生回路は
図３に示すように、入力端子１に印加される入力信号Ｓ
ｉが通常よりも高い場合に判断して高電圧検出信号Ｓｖ
ｏを出力する高電圧検出回路２と検出信号Ｓｖｏを記憶
する試験信号ラッチ回路５と電源投入時に号ラッチ回路
５をリセットする電源投入時リセット信号Ｓｒｓを出力
するリセット信号発生回路４とを有する。
図３に示すように、入力端子１に印加される入力信号Ｓ
ｉが通常よりも高い場合に判断して高電圧検出信号Ｓｖ
ｏを出力する高電圧検出回路２と検出信号Ｓｖｏを記憶
する試験信号ラッチ回路５と電源投入時に号ラッチ回路
５をリセットする電源投入時リセット信号Ｓｒｓを出力
するリセット信号発生回路４とを有する。
【０００４】次に図３の試験信号発生回路の動作につい
て図４の各信号波形図を用いて説明する。電源電圧ＶＤ
を投入すると電源投入時リセット信号発生回路４より電
源投入時リセット信号Ｓｒｓが発生し、試験信号Ｓｔは
“Ｌ”レベルとなり発生されない。又、高電圧検出回路
出力Ｓｖｏは“Ｌ”レベルのために試験信号ラッチ回路
５は、“Ｌ”レベルを記憶する。
て図４の各信号波形図を用いて説明する。電源電圧ＶＤ
を投入すると電源投入時リセット信号発生回路４より電
源投入時リセット信号Ｓｒｓが発生し、試験信号Ｓｔは
“Ｌ”レベルとなり発生されない。又、高電圧検出回路
出力Ｓｖｏは“Ｌ”レベルのために試験信号ラッチ回路
５は、“Ｌ”レベルを記憶する。
【０００５】次に、入力端子１に通常電圧ＶＤよりもの
だけ高い電圧（ＶＤ＋α）を試験信号発生要求する入力
信号Ｓｉｎとして入力すると、高電圧検出回路２によっ
て検出され高電圧検出信号Ｓｖｏは“Ｌ”レベルとな
る。又、この時電源投入時リセット信号Ｓｒｓは“Ｌ”
レベルとなっているため、試験信号ラッチ回路３は
“Ｈ”レベルを記憶し、試験信号Ｓｔは“Ｈ”レベルと
なり試験が行なわれる。
だけ高い電圧（ＶＤ＋α）を試験信号発生要求する入力
信号Ｓｉｎとして入力すると、高電圧検出回路２によっ
て検出され高電圧検出信号Ｓｖｏは“Ｌ”レベルとな
る。又、この時電源投入時リセット信号Ｓｒｓは“Ｌ”
レベルとなっているため、試験信号ラッチ回路３は
“Ｈ”レベルを記憶し、試験信号Ｓｔは“Ｈ”レベルと
なり試験が行なわれる。
【０００６】
【発明が解決しようとする課題】通常、試験信号を用い
てテストモードを設定し半導体装置の試験を行ったり評
価を行う。
てテストモードを設定し半導体装置の試験を行ったり評
価を行う。
【０００７】この従来の半導体装置内蔵試験信号発生回
路では、ユーザが通常に使用している際に試験信号発生
要求信号である通常の電源電圧よりも高い電圧がこの入
力端子にたまたま入力されたり、又、ノイズ等によって
内部に通常外の高電圧が発生した場合に、試験信号が発
生されてしまい、テストモードの誤設定されてしまい通
常動作を行わないという問題点があった。
路では、ユーザが通常に使用している際に試験信号発生
要求信号である通常の電源電圧よりも高い電圧がこの入
力端子にたまたま入力されたり、又、ノイズ等によって
内部に通常外の高電圧が発生した場合に、試験信号が発
生されてしまい、テストモードの誤設定されてしまい通
常動作を行わないという問題点があった。
【０００８】
【課題を解決するための手段】本発明の試験信号発生回
路は、入力信号が通常電圧よりも高い場合に高電圧検出
信号を出力する高電圧検出回路と、前記検出信号をカウ
ントするｎ段カウンタと、該ｎ段カウンタの（ｎ−１）
段目のカウンタのカウンタ出力が高レベルとなるとこれ
を試験信号として記憶しかつｎ段目のカウンタの出力が
高レベルとなると前記試験信号をリセットし次に電源投
入時リセット信号によりリセットされるまでの期間は低
レベルを記憶するラッチ回路とを有して構成されてい
る。
路は、入力信号が通常電圧よりも高い場合に高電圧検出
信号を出力する高電圧検出回路と、前記検出信号をカウ
ントするｎ段カウンタと、該ｎ段カウンタの（ｎ−１）
段目のカウンタのカウンタ出力が高レベルとなるとこれ
を試験信号として記憶しかつｎ段目のカウンタの出力が
高レベルとなると前記試験信号をリセットし次に電源投
入時リセット信号によりリセットされるまでの期間は低
レベルを記憶するラッチ回路とを有して構成されてい
る。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例の回路図である。
る。図１は本発明の一実施例の回路図である。
【００１０】試験信号発生回路は、入力端子１に通常の
電源電圧ＶＤよりαだけ高い電圧（ＶＤ＋α）が入力し
たかどうかを判定し高電圧検出信号Ｓｖｏを出力する高
電圧検出回路２と、電源投入時リセット信号Ｓｒｓを発
生する電源投入時リセット発生回路４と、電源投入時リ
セット信号Ｓｒｓによりリセットされかつ高電圧検出信
号Ｓｖｏをカウントするｎ段カウンタ３と、電源投入時
リセット信号Ｓｒｓによってリセットされカウンタ（ｎ
−１）の出力信号Ｃｏ（ｎ−１）を記憶し、カウンタｎ
の出力信号Ｃｏｎによって再度リセットされる試験信号
ラッチ回路５とで構成されている。
電源電圧ＶＤよりαだけ高い電圧（ＶＤ＋α）が入力し
たかどうかを判定し高電圧検出信号Ｓｖｏを出力する高
電圧検出回路２と、電源投入時リセット信号Ｓｒｓを発
生する電源投入時リセット発生回路４と、電源投入時リ
セット信号Ｓｒｓによりリセットされかつ高電圧検出信
号Ｓｖｏをカウントするｎ段カウンタ３と、電源投入時
リセット信号Ｓｒｓによってリセットされカウンタ（ｎ
−１）の出力信号Ｃｏ（ｎ−１）を記憶し、カウンタｎ
の出力信号Ｃｏｎによって再度リセットされる試験信号
ラッチ回路５とで構成されている。
【００１１】次に図２のタイミング図を用いて回路の動
作を説明する。まず、電源電圧ＶＤが投入されると、電
源投入時リセット信号Ｓｒｓが発生し、ｎ段カウンタ３
はリセットされ、カウンタ（ｎ−１）出力信号は“Ｌ”
レベルとなし試験信号ラッチ回路５はリセットされて
“Ｌ”レベルを記憶し、試験信号Ｓｔは発生されない。
作を説明する。まず、電源電圧ＶＤが投入されると、電
源投入時リセット信号Ｓｒｓが発生し、ｎ段カウンタ３
はリセットされ、カウンタ（ｎ−１）出力信号は“Ｌ”
レベルとなし試験信号ラッチ回路５はリセットされて
“Ｌ”レベルを記憶し、試験信号Ｓｔは発生されない。
【００１２】入力端子１から（ｎ−１）回通常より高い
電圧（ＶＤ＋α）が入力されると、カウンタ（ｎ−１）
出力Ｃｏ（ｎ−１）は“Ｈ”レベルとなり、試験信号ラ
ッチ回路５はこの“Ｈ”レベルを試験信号として記憶し
て試験信号Ｓｔが発生する。この状態以後、入力端子１
からｎ回目の電圧（ＶＤ＋α）が入力されると、カウン
タｎ出力Ｃｏｎは“Ｈ”レベルとなり、試験信号ラッチ
回路５はリセットされ、“Ｌ”レベルが記憶されて試験
信号Ｓｔは解除される。
電圧（ＶＤ＋α）が入力されると、カウンタ（ｎ−１）
出力Ｃｏ（ｎ−１）は“Ｈ”レベルとなり、試験信号ラ
ッチ回路５はこの“Ｈ”レベルを試験信号として記憶し
て試験信号Ｓｔが発生する。この状態以後、入力端子１
からｎ回目の電圧（ＶＤ＋α）が入力されると、カウン
タｎ出力Ｃｏｎは“Ｈ”レベルとなり、試験信号ラッチ
回路５はリセットされ、“Ｌ”レベルが記憶されて試験
信号Ｓｔは解除される。
【００１３】又、この時カウンタｎ出力Ｃｏｎによりカ
ウンタ１からカウンタ（ｎ−１）はリセットされ、カウ
ンタ１からカウンタ（ｎ−１）はリセット状態に固定さ
れその後、入力端子１から通常よりも高電圧（ＶＤ＋
α）が入力されても状態は変らなず、試験信号ラッチ回
路５は“Ｌ”レベルを保ち試験信号Ｓｔは発生されな
い。従って連続的な誤入力が入力端子１にあっても、１
度試験信号Ｓｔが発生するだけで、直ぐ解除される。
ウンタ１からカウンタ（ｎ−１）はリセットされ、カウ
ンタ１からカウンタ（ｎ−１）はリセット状態に固定さ
れその後、入力端子１から通常よりも高電圧（ＶＤ＋
α）が入力されても状態は変らなず、試験信号ラッチ回
路５は“Ｌ”レベルを保ち試験信号Ｓｔは発生されな
い。従って連続的な誤入力が入力端子１にあっても、１
度試験信号Ｓｔが発生するだけで、直ぐ解除される。
【００１４】
【発明の効果】以上説明したように本発明は、通常の電
圧よりも高い電圧があらかじめ決められた回数入力され
ると試験信号発生し、その次の入力により試験信号を解
除する様にしたので、ユーザがこの端子に通常よりも高
い電圧を誤って一度加えたり、又ノイズ等によって高電
圧が一度入力されても直ちに試験信号が発生しない又連
続した誤信号が誤入力しても直ぐ解除されるという効果
を有する。
圧よりも高い電圧があらかじめ決められた回数入力され
ると試験信号発生し、その次の入力により試験信号を解
除する様にしたので、ユーザがこの端子に通常よりも高
い電圧を誤って一度加えたり、又ノイズ等によって高電
圧が一度入力されても直ちに試験信号が発生しない又連
続した誤信号が誤入力しても直ぐ解除されるという効果
を有する。
【図１】本発明の第１の実施例の回路図である。
【図２】図１の回路の動作を説明するための各信号のタ
イミング図である。
イミング図である。
【図３】従来の半導体装置内蔵の試験信号発生回路の一
例の回路図である。
例の回路図である。
【図４】図３の回路の動作を説明するための各信号のタ
イミング図である。
イミング図である。
【符号の説明】 １ 入力端子 ２ 高電圧検出回路 ３ ｎ段カウンタ ４ リセット信号発生回路 ５ 試験信号ラッチ回路 Ｃｏｎ カウンタｎ出力信号 Ｓｉ 内部信号 Ｓｉｎ 入力信号 Ｓｒ ラッチリセット信号 Ｓｒｎ 電源投入時リセット信号 Ｓｒｎ カウンタｎリセット信号 Ｓｒｓ 電源投入時リセット信号 Ｓｔ 試験信号 Ｓｖｏ 高電圧検出信号 ＶＤ 電源電圧
Claims (1)
- 【請求項１】 入力信号が通常電圧よりも高い場合に高
電圧検出信号を出力する高電圧検出回路と、前記検出信
号をカウントするｎ段カウンタと、該ｎ段カウンタの
（ｎ−１）段目のカウンタのカウンタ出力が高レベルと
なるとこれを試験信号として記憶しかつｎ段目のカウン
タの出力が高レベルとなると前記試験信号をリセットし
次に電源投入時リセット信号によりリセットされるまで
の期間低レベルを記憶するラッチ回路とを有することを
特徴とする半導体装置内蔵試験信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3040428A JPH06207971A (ja) | 1991-03-07 | 1991-03-07 | 半導体装置内蔵試験信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3040428A JPH06207971A (ja) | 1991-03-07 | 1991-03-07 | 半導体装置内蔵試験信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06207971A true JPH06207971A (ja) | 1994-07-26 |
Family
ID=12580382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3040428A Pending JPH06207971A (ja) | 1991-03-07 | 1991-03-07 | 半導体装置内蔵試験信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06207971A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100496784B1 (ko) * | 1997-06-24 | 2005-09-14 | 삼성전자주식회사 | 반도체메모리장치의mrs |
| KR100791075B1 (ko) * | 2006-11-15 | 2008-01-03 | 삼성전자주식회사 | 파워 업 리셋 회로 및 이를 구비한 반도체 장치 |
| US9214930B2 (en) | 2013-07-17 | 2015-12-15 | Renesas Electronics Corporation | Power supply voltage transition comparison circuit, power supply voltage transition comparison method, and semiconductor integrated circuit |
-
1991
- 1991-03-07 JP JP3040428A patent/JPH06207971A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100496784B1 (ko) * | 1997-06-24 | 2005-09-14 | 삼성전자주식회사 | 반도체메모리장치의mrs |
| KR100791075B1 (ko) * | 2006-11-15 | 2008-01-03 | 삼성전자주식회사 | 파워 업 리셋 회로 및 이를 구비한 반도체 장치 |
| US9214930B2 (en) | 2013-07-17 | 2015-12-15 | Renesas Electronics Corporation | Power supply voltage transition comparison circuit, power supply voltage transition comparison method, and semiconductor integrated circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| WO2023224658A3 (en) | Entangled quantum state receiver | |
| KR920005171A (ko) | 테스트 모드 진입을 위한 연속적으로 클럭크된 호출 코드들을 가진 반도체 메모리 | |
| JPH0129093B2 (ja) | ||
| US6008672A (en) | Input signal reading circuit having a small delay and a high fidelity | |
| US6408415B1 (en) | Test mode setup circuit for microcontroller unit | |
| JPH06207971A (ja) | 半導体装置内蔵試験信号発生回路 | |
| KR970000561B1 (ko) | 메모리를 사용하여 지연량을 변화시킬 수 있는 지연 회로 | |
| JP2707778B2 (ja) | ノイズ除去回路 | |
| JP3260483B2 (ja) | 外部制御信号入力回路 | |
| JPS6222433B2 (ja) | ||
| JPS6014318A (ja) | 位置検出回路 | |
| JP2831031B2 (ja) | 周期発生器 | |
| JP2888264B2 (ja) | ピークサンプル出力回路 | |
| JPH0749428Y2 (ja) | 光電スイッチ回路 | |
| JP3283556B2 (ja) | 信号の状態変化通知装置 | |
| JPS62222175A (ja) | 微小信号判別装置 | |
| JPH07174829A (ja) | 半導体集積回路 | |
| JPH02188836A (ja) | マイクロコンピュータのテストモード設定回路 | |
| JP3694390B2 (ja) | 半導体記憶装置 | |
| JP3025702B2 (ja) | ロック検出回路 | |
| JPH04147073A (ja) | 半導体装置のテストモード設定回路 | |
| JP2002064370A (ja) | エッジ検出回路 | |
| JPH0537573A (ja) | データ断検出回路 | |
| JPH09134593A (ja) | 半導体集積回路装置 | |
| JPS6139720A (ja) | トリガ制御回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971216 |