JPS6284363A

JPS6284363A - マイクロプロセツサ

Info

Publication number: JPS6284363A
Application number: JP60222839A
Authority: JP
Inventors: Akira Nomura; 野村　彰; Toshio Jiyufuku; 寿福　利夫; Masao Iida; 飯田　政雄; Giichi Mori; 森　義一
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1985-10-08
Filing date: 1985-10-08
Publication date: 1987-04-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明はマイクロプロセッサに関し、特にリセット信号
とチップのテストモード信号の入力端子を共用すること
が可能なマイクロプロセッサに関するものである。

（従来の技術）製造された１チツプマイクロプロセツサハ出荷前に製造
プロセス上での不良がないか検査する必要がある。所定
の論理条件および電気条件を満たしているかを調べるに
は、入力端子に加えた信号の組合せに対して、所定の出
力信号が得られるかどうかを検査する方法がとられる。

ところがＬＳＩ集積度の向上によジオンチップＲＯＭを
持つようになると、ＲＯＭ　Ｋ書込まれた内容が正しい
かどうか、またＬＳＩ内の各部を検査するには外部よシ
ブログラムを注入して正常に動作しているかを調べるこ
とが必要になるなど検査の内容が複雑化している。

これら複数の検査を限られた端子で行なうには、ＬＳＩ
検査時に少なくとも１つの入力端子より、ＬＳＩ検査モ
ードであることを示す信号を入力し、それによシ、内部
回路の一部切替あるいは入出力端子の信号切替を行なう
などの回路手段により、検査内容を外部よシ指定できる
ようにすることが行なわれる。

またプロセッサとして機能させるには、プロセッサを初
期状態にさせる為のリセット信号の入力が必要である。

従って、高集積化された１チツプマイクロプロセツサで
は例えば「日立ディジタル信号処理プロセッサ（Ｈ４Ｆ
）ＨＤ６１８１０Ｂ／コーザーズマニュアル」（昭和５
８年１月）Ｐ、２．３に開示されているように、リセッ
ト入力端子及びテスト入力端子をそれぞれ有する構成と
なっている。

一方、ＬＳＩチップから取シ出し得る端子数はチップ周
辺長によるため、高集積ＬＳＩでは、内部ダート数の割
には入出力端子数が不足しがちである。

よって、入出力端子数をいかに少なくするがが、ＬＳＩ
設計における重要な課題となっていた。

（発明が解決しようとする問題点）しかしながら、前記構成のマイクロプロセッサでは、リ
セット入力端子とテスト入力端子を別々に設けているの
で、端子数が増大するという問題があった。また、端子
数の増大に伴なってチップ面積が大きくなり、コストア
ップをまねく等の問題を有していた。

本発明は、リセット入力端子とテスト（検査）入力端子
を共用することによシ、ＬＳＩ端子数を減少させたマイ
クロプロセッサを提供するものである。

（問題点を解決するための手段）本発明は前記問題点を解決するために、複数の端子と、
これらの端子からの入力信号に基づいて演算及び信号処
理を行なう回路を含む内部回路とを備えたマイクロプロ
セッサにおいて、前記複数のＡ子のうちの１つの端子に
入力され異なる所定の時間幅に設定されたテストモード
セット信号、テストモードリセット信号及びリセット信
号を該時間幅の大きさに基づいて検出する信号検出手段
と、該手段により検出されたテストモードセット信号及
びテストモードリセット信号に基づいて、セット及びリ
セットされるテストモード信号を作成する信号作成手段
とを設け、前記信号検出手段からのリセット信号及び前
記信号作成手段からのテストモード信号を前記内部回路
の必要な部位へ出力するものである。

（作用）本発明によれば以上のようにマイクロプロセッサを構成
したので技術的手段は次のように作用する。信号検出手
段は１つの端子に入力されたテストモードセット信号、
テストモードリセット信号及びリセット信号を各々の時
間幅（・ぞルス幅）の大きさに基づいてそれぞれ検出し
て出力するように働く。信号作成手段は信号検出手段で
検出されたテストモードセット信号でセットされ、同手
段で検出されたテストモードリセット信号でリセットさ
れるテストモード信号を作成して内部回路の必要な部位
へ出力するように働く。リセット信号は信号検出手段か
らそのまま内部回路の必要な部位へ出力される。従って
、テストモード信号とリセット信号にそれぞれ別々に設
けられていた入力端子を共用して１つの端子にすること
ができるので、前記従来技術の問題点が解決できるので
ある。

（実施例）第１図及び第２図を参照して本発明の詳細な説明する。

第１図は本発明のマイクロプロセッサの一実施例の主要
部を示す構成図であって、マイクロプロセッサの入力端
子と通常の演算及び信号処理回路等の内部回路との間に
設けられた信号検出部のブロック図である。信号検出部
は入力端子１に入力される信号を検出する信号検出回路
１００と、信号検出回路１００で検出された信号から必
要な信号を作成して内部回路へ出力する信号作成回路２
００から構成される。信号検出回路１００は入力端子２
に入力される基準クロックのタイミングで動作するフリ
ップフロップ３，４３〜４ｃ、インバータ５，６、論理
積ｒ−ドア〜９から成る。

また、信号作成回路２００は入力端子２からの基準クロ
ックにより動作するフリップフロップ１０で構成される
。入力端子１には外部よシテストモ−ドセ、ト信号、テ
ストモードリセット信号、あるいはプロセッサリセット
信号が入力され、入力端子２には基準クロック信号が入
力される。フリップフロップ３によシ、入力端子に入力
される信号は入力端子２からの基準クロックに同期され
、この信号は更にフリップフロップ４　ａ　、　４　ｂ
、４ｃにて順次基準クロックの周期づつ遅延される。論
理積ケ゛−ドアはフリップフロップ３の出力信号（Ａ信
号）をインバータ５により反転した入信量、７１）ツブ
フロ、プ４ａ、４ｂの各々の出力信号（Ｂ信号、Ｃ信号
）及びフリップフロップ４Ｃの出力信号（Ｄ信号）をイ
ンバータにより反転したｂ信号の論理積をとって得られ
たテストモードセット信号をフリップフロップ１０のセ
ット端子に入力する。論理積ケ゛−ト８はＡ信号、Ｂ信
号、Ｃ信号及びｂ信号の論理積をとって得られたテスト
モードリセット信号をフリップ７０ツノ１０のリセット
端子に入力する。論理積ダート９はＡ信号、Ｂ信号、Ｃ
信号、Ｄ信号の論理積をとって得られたリセット信号を
信号線１２を介して内部回路へ出力する。フリップフロ
ップ１０はテストモードセット信号でセットされ、テス
トモードリセット信号でリセットされるテストモード信
号を作成し、信号線１１を介して内部回路へ出力する。

次に、信号検出部の動作を第２図（、）　（ｂ）のタイ
ムチャートに従い説明する。ここで第２図（、）は、テ
ストモード信号が得られる過程を示し、第２図（ｂ）は
内部回路へのリセット信号が得られる過程を示している
。第２図（、）　（ｂ）において、（イ）は入力端子２
を介して与えられる基準クロック信号、（ロ）、（ハ）
、に）、（ホ）はそれぞれＡ信号、Ｂ信号、Ｃ信号、Ｄ
信号を示す。（へ）、（ト）、（イ）はそれぞれ論理積
ｒ−４７゜８．９の出力信号、（す）はフリップフロラ
７’ＩＯの出力信号を示している。

第２図（ａ）のＮ部に示す様に、入力端子１よシ、時間
幅が基準クロックの２周期分以上、３周期未満のテスト
モードセット信号が与えられると、この信号はフリップ
フロップ３で基準クロックに同期され（ロ）の信号とな
る。更に、フリップフロップ４ａ、４ｂ、４ｃで遅延さ
れた信号がそれぞれｅ）、に）、（ホ）の信号である。

（ロ）、ｅつ、に）、（ホ）の信号がそれぞれ′”ＬＯ
Ｗ”、”Ｈｉｇｈ″′、”Ｈｉｇｈ”、ＬＯＷ”状態の
Ｍ部に示す様に、入力端子１よシ、時間幅が基準クロッ
クの３周期分以上、４周期未満のテストモードリセット
信号が与えられると、前述と同様にして、（ロ）、Ｃつ
、に）、（ホ）の信号が得られる。ここで、（ロ）、（
ハ）、（→、（ホ）の信号がそれぞれＨｉｇｈ”、”Ｈ
ｉｇｈ”、”Ｈｉｇｈ’“、ｊｌ　ＬＯＷ”状態の時に
、論理積回路８の出力信号（ト）ばＭ（ｉｇｈ”となり
、この信号により、フリップフロラｆ１０はリセット状
態に戻る。このフリップ７０ツブ１０の出力（す）がテ
ストモード信号としてＬＳＩ内の必要な部位に転送され
るものであるＯ第２図（ｂ）には、時間幅が基準クロックの少なくとも
４周期分のりセント信号が与えられた場合が示されてい
る。論理積ゲート９の出力信号（イ）は（ロ）、ｅう、
に）、＠”ｉ　信号カ全テ”　Ｈｉｇｈ　”状態の時ニ
”　Ｈｉ　ｇｈ”となる。この信号の時間幅は入力端子
１に入力されたリセット信号の時間幅から、基準クロッ
クの３周期時間を引いた値であるから任意に設定するこ
とができる。この信号がＬＳＩ内部のリセットの必要な
部位に転送されるものである。以上の動作において、テ
ストモードセット信号（へ）、テストモードリセット信
号（ト）、リセット信号（イ）のいずれか２つ以上が同
時にアクティブとなることは論理的に起こシ得ないよう
になっている。また、テストモード状態中でも、独立に
このＬＳＩ内部リセット信号を発生させることができる
ため、機能的には、テストモード設定端子とＬＳＩ内部
リセット端子を合わせもつ場合と同等である。

本実施例では入力信号時間幅として基準クロックの２周
期分、３周期分、４周期分以上を、それぞれテストモー
ドセット信号、テストモードリセット信号、プロセッサ
リセット信号に割り付けたものであるが、原理的には異
なる３種の時間幅をもつ入力信号が与えられた時、これ
らの信号を特定でき＾る回路を設ければよく、類似の回
路は容易に類推できるものである。

（発明の効果）以上説明したように、本発明のごとく、入力信号の時間
幅により、その信号がテストモードセット信号か、テス
トモードリセット信号か、あるいはプロセッサリセット
信号であるかを検出する信号検出手段と、テストモード
セット信号及びテストモードリセット信号からテストモ
ード信号を作成する信号作成手段を設けることにより、
入力端子を共用することができる。１チツプマイクロプ
ロセツサのように高集積化されたＬＳＩにおいては、チ
ップ面積に対して端子数が多くなりがちで、端子数を減
少させることが重要な課題である。すなわち、とり出せ
る端子数はチップ周辺長によるため、１ピンでも端子数
を減少すれば、それは端子数確保の為の余分なチップ面
積を減少し、１枚のウェーハーから取れるチップ数を増
加し低価格化が期待できる。あるいは端子数に余裕があ
る場合には、減ったビンに他の入出力信号を割り当てれ
ばそれだけ、機能の向上がはかれるという効果が期待で
きる。

【図面の簡単な説明】

第１図は本発明の一実施例の主要部を示すブロック図、
第２図（、）　（ｂ）は第１図の実施例の動作を示すタ
イムチャートである。１．２・・・入力端子、３，４ａｙ４ｃ、１０・・・フ
リップフロップ、５．６・・・インバータ、７．８゜９
・・・論理積ｙ−ト、１１．１２・・・信号線。

Claims

【特許請求の範囲】複数の端子と、これらの端子からの入力信号に基づいて
演算及び信号処理を行なう回路を含む内部回路とを備え
たマイクロプロセッサにおいて、前記複数の端子のうち
の１つの端子に入力され異なる所定の時間幅に設定され
たテストモードセット信号、テストモードリセット信号
及びリセット信号を該時間幅の大きさに基づいて検出す
る信号検出手段と、該手段により検出されたテストモードセット信号及びテ
ストモードリセット信号に基づいて、セット及びリセッ
トされるテストモード信号を作成する信号作成手段とを
設け、前記信号検出手段からのリセット信号及び前記信号作成
手段からのテストモード信号を前記内部回路の必要な部
位へ出力することを特徴とするマイクロプロセッサ。