JPH0196563A - ロジック・アナライザ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は多数の人力を有するロジック・アナライザに関
し、ざらに具体的には各チャンネルでサンプルされた入
力データ相互間の時間的対応関係を正確に表示すること
かできるロジック・アナライザを提供せんとするもので
ある。

［従来の技術］ 被測定装置から得た入力データをサンプルし、サンプル
されたデータを出力表示し観測するロジック・アナライ
ザが、被測定装置の信号状態を解析する手段として用い
られている。

第４図は、このようなロジック・アナライγのうり、そ
れぞれ２ｇのサンプリング手段とメモリ手段とリンプリ
ング・クロック発生手段とメモリ・コントロール手段と
をもった２つの時間軸構成による従来例における回路構
成を示すものであり（たとえば、特公昭５７−１２４６
７号、特開昭５７−１９４３６２号参照）、サンプリン
グ・クロックとトリガ信号のタイミング関係を示す第５
図を併用して説明する。

１１ａおよび１１ｂは被測定ｇＨからの入力データ２１
ａ、２１ｂをサンプリング・クロック２４ｄ、２４ｂに
より、それぞれサンプルするためのサンプリング回路で
ある。

１２ａおよび１２ｂはサンプルされたデータ２２ａ、２
２ｂを、それぞれ記憶するためのメモリであり、これら
のメｔす１２ａ、１２ｂを制御するためのメモリ・コン
トロール回路１５ａ、１５ｂからの書込みまたは読出し
をそれぞれ指示する書込み・読出し信号２６ａ、２６ｂ
を受けて、書込み・読出しクロック２５ａ、２５ｂに同
期して書込みまたは読出しを行う。

１３ａはメ−ＥＩＪ１２ａ、１２ｂの記憶内容２３ｄ、
２３ｂをメモリ・コントロール回路１５ａ。

１５ｂからの読出しクロック２８ａ、２８ｂに同期して
、読出して、入力データ２１ａ、２１ｂの信号状態を波
形として表示するための波形表示回路で必る。１．４ａ
および１４ｂはそれぞれ異なる周期Ｔ１．Ｔ２（第５図
（ａ＞、（ｂ））のサンプリング・クロック２４ａ、２
４ｂと、それに同期した書込みクロック２７ａ、２７ｂ
を発生するためのサンプリング・クロック発生器である
。メモリ・コントロール回路１５ａ、１５ｂは、サンプ
リング・クロック発生器１４ａ、１４ｂからの書込みク
ロック２７ａ、２７ｂを受けてメモリ１２ａ、１２ｂに
出込み・読出しクロック２５ａ。

２５ｂと、書込み・読出し信号２６ａ、２６ｂをメモリ
１２ａ、１２ｂへ出力するとともに、トリガ発生器１６
からのトリガ信号２９を受けて、波形表示回路１３ａに
その動作時期を制御するための信号を送出する。

１６は観測の対象とするデータを取り込むために図示さ
れてはいないキーボードなどの入力装置から指示された
特定のパターンと一致したパターンを入力データ２１ａ
、２Ｉｂ中に検出したときに、第５図（Ｃ）に示すよう
に、トリガ信号２９を発生するためのトリガ発生器であ
る。

このような回路構成のもとで設定された特定のパターン
が入力データ２１ａ、２１ｂ中から検出されたときに発
生するトリガ信号２９を受けて、各時間軸における入力
データ２１ａ、２１ｂを、異なる周期Ｔ１．Ｔ２を有す
るサンプリング・タロツク２４ａ、２４ｂでサンプルし
た上で、υンプルされた入力データ２２ａ、２２ｂをメ
モリ１２ａ、１２ｂに格納し、その記憶内容２３ａ、２
３ｂをそれぞれのサンプリング・クロック２４ａ。

２４ｂに同期して表示回路１３ａに出力し、これを信号
波形として表示して観測している。

［発明が解決しようとする問題点］ このような従来のロジック・アナライザでは、サンプル
された各時間軸の入力データの記憶および表示は、それ
ぞれ異なる周期を有するり゛ンプリング・クロックを書
込み・読出しクロックとしてこれに同期して行われる。

したがって発生したトリガ信号を受けて最初に取り込ま
れる各時間軸の入力データ相互間には時間的前後関係が
おる。これを第５図によって第４図に示したものを例と
して説明すると、第５図（ａ）のサンプリング・クロッ
ク２４ａの周期をＴ１．（ｂ）のサンプリング・クロッ
ク２４ｂの周期をＴ２とし、（Ｃ＞のトリガ信号２９の
発生時刻をｔｌとすれば、（ａ＞のサンプリング・クロ
ック２４ａでサンプルされる入力データ２１ａは、時刻
ｔ２においてｔ１以後最初に取り込まれ、（ｂ）のサン
プリング・クロック２４ｂでサンプルされる入力データ
２１ｂは、時刻ｔ５において１１以後初めて取り込まれ
る。

このようにして取り込まれメモリ１２ａ、１２ｂに記憶
された各入力データ相〃間の時間的な対応は、各入力デ
ータがトリガ信号２９の発生時刻ｔ１以後最初に取り込
まれた時刻ｔ２およびＴ５をそれぞれ基準としており、
第５図におけるＴ２と１５に各サンプリング・クロック
２４ａ、２４ｂにより、入力データ２１ａ、２１ｂがそ
れぞれサンプルされるから、現実にはＴ５−１２の時間
差があるにもかかわらず、その時間差はメモリ１２ａ、
１２ｂに記憶されず、Ｔ２と１５において取り込まれた
入力データは同じ時刻として表示されてしまう。

このＴ２およびＴ５においてサンプルされたデータ２２
ａ、２２ｂをぞれぞれ基準として、その後のすべてのサ
ンプルされたデータ２２ａ、２２ｂはメモリ１２ａ、１
２ｂに記憶され、それが波形表示回路１３ａに印加され
て表示されるから、入力データ２１ａ、２１ｂ間の時間
差は表示された波形には現われず、誤った測定をしてし
まう場合があった。

ざらに、２つのサンプリング・クロック２４ａ。

２４ｂの周期の差が大きければ大きい程、１〜リガ信号
２９の発生後の最初のサンプリング・クロック２４ａ、
２４ｂによりサンプリングの行われる時間差（ｔＳ−Ｔ
２）は大きなものとなるために、サンプルしてメモリ’
１２ａ、１２ｂに格納し、波形表示回路１３ａに表示し
た各入力データ間の時間的な対応関係がつけにくくなる
という問題点があった。

［問題点を解決するための手段］ 本発明はこのような問題点を解決するためになされたも
のであり、周期の長い方のサンプリング・クロックでサ
ンプルされたデータを実質的にサンプリング時間差だけ
送らせて表示することによって周期の短い方のサンプリ
ング・クロックでサンプルされたデータと時間的に事実
上一致させるために、入力データを取り込むためのトリ
ガ信号を受けてから、周期の長い方のリンプリング・ク
ロックを受けるまでの間における周期の短い方のサンプ
リング・クロック数をカウントし、そのクロック数信号
を波形表示回路に出力するサンプリング・クロック計数
回路を設け、波形表示回路においては、サンプリングに
おける時間差だｔプ周期の長い方のサンプリング・クロ
ックでサンプルされたデータを遅らせて表示するように
した。

［作用］ たとえば、トリガ信号を受けてから周期の長い方のサン
プリング・クロックが最初に印加されるまでの間に、周
期の短い方のリンプリング・クロックが３回印加された
とすると、サンプリング・クロック計数回路はその３個
の信号数をカウントし、そのクロック数信号を波形表示
回路に送出する。波形表示回路では周期の短い方のサン
プリング・クロックの周期×３の時間だけ遅らせて周期
の長い方のサンプリング・クロックによりサンプルされ
たデータを表示するので観測者は時間的対応関係を正確
に表わした各データを読み取ることができるようになっ
た。

［実施例］ 本発明の一実施例の回路構成を第１図に、ざらに本発明
の要部の具体的な回路例を第２図に示し、説明する。第
１図では従来例を示す第３図における構成要素と対応す
るものについては同じ記号を用いた。

第１図において第３図に示す回路構成との相ｊξはサン
プリング・クロック計数回路１７を設けで、この出力を
波形表示回路１３ｂに印加し、処理している点である。

このサンプリング・タロツク計数回路１７には、１〜リ
ガ発生器１６からのトリガ信号２９が印加される。トリ
カ発生器１６は必らかしめ指示された特定のパターンと
一致したパターンの入力データ２１ａ、２１ｂが検出さ
れたときに、トリガ信号２９を出力する。トリガ信号２
９が印加されると、サンプリング・クロック係数回路１
７は、あらかじめ設定された周期の短い方のクロック３
１ａ（周期Ｔ１、第５図参照）のクロック数を計数し、
周期の長い方のクロック３１ｂ（周期Ｔ２、第５図参照
）が最初に印加されるまでその計数を続けて、このとき
の計数値をクロック数信号３２ａとして波形表示回路１
３ｂに出力する。

このクロック数信号３２ａを受けた波形表示回路１３は
、周期の長い方のサンプリング・クロック２４ｂ（周期
Ｔ２、第５図参照）によりサンプルされた入力データ２
１ｂを、クロック数信号３２ａにより表わされた数に周
期の短い方のサンプリング・クロック２４ａの周期下１
を乗じて得られる時間だけ遅らせて表示する。

たとえば、第５図においてクロック数信号は３で必るの
で周期の長い方のサンプリング・タロツク２４ｂにより
サンプルされた入力データは周期Ｔ１Ｘ３の時間だ（ブ
遅れて表示される。したがって、（ｂ）のサンプリング
・クロック２４ｂでｌナンブルされたデータは、ｔ２か
らＴ１×３だけ遅れたｔ６において表示されることにな
り、サンプリング・クロック２４ａでサンプルされた最
初のデータはｔ２の位置に表示され、サンプリング・ク
ロック２４ｂでサンプルされた最初のデータは、ｔ６の
位置に表示されることになるから、時間的対応をつける
ことができる。

つぎに、サンプリング・クロック計数回路１７の具体的
な回路例を第２図によって説明する。第１図における構
成要素と対応するものについては同じ記号を用いている
。

４１はクロック３１ａ、３１ｂをアンド・ゲート４３と
Ｄフリップ・フロップ４２のクロック端子に分配するた
めのクロック切換回路であり、周期の短いクロック３１
ａがアンド・ゲート４３に、周期の長いクロック３１ｂ
がＤフリップフロップ４２のクロック端子に印加される
ようにあらかじめセットし、Ｄフリップフロップ４２の
データ端子りには、トリガ信号２９が印加されている。

このＤフリップフロップ４２の出力ノットＱはアンド・
ゲート４３に印加され、アンド・ゲート４３の出力はカ
ウンタ４４に印加され、ここで計数してクロック数３２
ａを出力している。

このような構成を有するナンプリング・クロック計数回
路１７ａは、次のように動作する。すなわち、設定され
たパターンの入力データが検出されて、トリガ信号２９
がアンド・ゲート４３に印加されるまでは、カウンタ４
４にはアンド・グー１〜４３の出力は印加されないが、
１〜リガ信号２９が発生するとこれがアンド・ゲート４
３とＤフリップ・フロップのデータ端子りに印加される
。しかし、Ｄフリップ・７０ツブ４２のノットＱ出力の
レベルは、トリガ信号２９を受番ノてもクロック３１ｂ
が印加されるまで変化することなく高しベル゛１パの状
態を維持する。この間周期の短いクロック３１ａがアン
ド・ゲート４３に印加され、カウンタ４４はアンド・ゲ
ート４３がらのクロックを受けて、そのクロックを計数
する。その後、周期の長いクロックを３１ｂがＤフリッ
プフロップ４２のクロック端子に印加されると、ノット
Ｑ出力は低レベル“′Ｏ゛′になりこれ以降はアンド・
ゲート４３にクロック３１ａが印加されても、カウンタ
４４にクロックが印加されることはなくなる。

カウンタ４４で計数されたクロック数は、波形表示回路
１３にクロック数信号３１ａとして出力され、その値を
受取った波形表示回路１３では、短い周期Ｔ１のクロッ
ク３０ａと長い周期Ｔ２のクロック３０ｂとの時間的な
ずれが短い周期Ｔ１の何倍であるかを読み補正すること
により、各データ間の時間的な対応関係を正しく表示す
るように処理し、長い周期Ｔ２でサンプルされたデータ
は遅れて表示される。

第３図は本発明の他の実施例を示しており、第１図にお
ける構成要素と対応するものについては同じ記号を用い
て説明する。

本実施例では、３つの時間軸の場合が示されており、入
力されるデータも増えることから、その入力データ２１
Ｃを加えた各データ２１ａ、２１ｂ、２１ｃの間で時間
的対応関係を得るために、さらにサンプリング・クロッ
ク計数回路１７ｂを付加している。第３図に示した回路
を構成する各要素の機能、動作は第１図に示した実施例
にそれぞれ対応するものと同じである。

各サンプリング・クロック係数回路１７８．１７ｂは、
つぎのように動作する。１ノンプリング・クロック計数
回路１７ａには、各クロック３１ａ。

３１ｂ、３１ｃとトリガ信号２９が印加されるが、トリ
ガ信号２９が印加されてから３つのクロック３１　ａ、
３１　ｂ、３１　ｃ（７）−３ち、Ｒモｆ％　＜　Ｈ定
’ａれた周期のクロック（たとえば、３１Ｃクロツク）
が印加されるまでの間に印加される最も短く設定された
周期のクロック（たとえば３１ａのクロック）をカウン
トし、クロック数信号３１ａとして波形表示回路１３に
送出する。同じように、もう一方のサンプリング・クロ
ック計数回路１７ｂにも、各クロック３１ａ、３１ｂ、
３１ｃとトリガ信号２９が印加され、トリガ信号２９が
印加されてから他のサンプリング・クロック計数回路１
７ａで使われなかったクロック（たとえば、３１ｂのク
ロック）が印加されるまでの間に印加される最も短く設
定された周期のクロック（たとえば、３１ａのクロック
）の数をカウントし、これをクロック数信号３２ｂとし
て波形表示回路１３に送出する。

波形表示回路１３では、各クロック数倍８３２ａ、３２
ｂによって得られる値に従った時間の間隔を置いて、各
入力データ２］ａ、２１ｂ、２１Ｃを表示する。すなわ
ち、最も周期の長いリンブリング・クロック２４Ｇによ
りサンプルされた入力データ２１Ｇは、サンプリング・
クロック計数回８１７ａに印加されたクロック数を周期
の最も短いサンプリング・クロック２４ａの周期に乗じ
て得られる時間だけ遅らせて表示し、その次に長い周期
のサンプリング２４ｂにより４ノンプルされた入力デー
タ２１ｂは、サンプリング・クロック計数回路１７ｂに
印加されたクロック数を、周期が最も短いサンプリング
・クロック２４ａの周期に乗じて得られる時間だけ遅ら
せて表示することになる。

ここで、サンプリング・クロック計数回路１７ａ、１７
ｂは、第２図に示したサンプリング・クロック計数回路
１７のクロック切換スイッチ４１の前に、３つのクロッ
ク信号から任意の２つの信号を選択するためのスイッチ
を設けている。

なお、以上の説明では、第１図および第３図において１
−リガ信号２９がサンプリング・クロック計数回路１７
ａ、１７ｂに直接印加されるとして述べたが、その他に
もトリガ信号２９をメモリ・コン１〜ロール回路１５ａ
、１５ｂに印加してその内部のトリガ信号２９に同期し
た信号をトリガ信号２９の代りに用いて、サンプリング
・クロック計数回路１７ａ、１７ｂに印加することも可
能である。ただし、メモリ・コントロール回路１５ａ。

１５ｂ内部における遅延時間を無視できない場合は、波
形表示回路１３においてこの遅延時間を考慮して表示す
ればよい。

［発明の効果］ 以上説明したことから明らかなように、本発明によ４ｔ
ば、多数の時間軸により、入力されたデータを観測する
ロジック・アナライザにおいて、口）間軸数より１を減
じた数のサンプリング・クロック計数手段を設けて、ク
ロック数信号を配慮して波形表示をするならば、それぞ
れ周期の異なるリンプリング・クロックによりり゛ンプ
ルされた各データ相互間の時間的対応関係を正確に表示
することができるので、データ観測上の効果は悼めて大
きい。

【図面の簡単な説明】

第１図は本発明の要部を含む実施例を示り一構成図、 第２図は本発明の要部の一実施例を示す回路図、第３図
は本発明の要部を含む他の実施例を示す構成図、 第４図は従来例を示す構成図、 第５図は第１図、第３図および第４図に示した各サンプ
リング・クロックの周期とトリ力信号の発生時刻とを対
比して示す図でおる。 １１ａ、　　１１ｂ、１１ｃ・・・サンプリング回路１
２ａ、１２ｂ、１２Ｇ−・・メモリ １３ａ、１３ｂ・・・波形表示回路 １４ａ、１４ｂ。 １４Ｇ・・・サンプリング・クロック発生器１５ａ、１
５ｂ。 １５Ｇ・・・メモリ・コントロール回路１６・・・トリ
ガ発生器 １７．１７ａ。 １７ｂ・・・サンプリング・クロック計数回路２１　ａ
、２１　ｂ、２１　ｃ・・・入力データ２２ａ、２２ｂ
、２２Ｇ・・・す°ンプルされたデータ２３ａ、２３ｂ
、２３ｃ・・・記憶内容２４ａ、２４ｂ。 ２４Ｃ・・・サンプリング・クロック ２５ａ、２５ｂ。 ２５Ｇ・・・書込み、読出しクロック ２６ａ、２６ｂ。 ２６ｃ・・・書込み、読出し信号 ２７ａ、２７ｂ。 ２７ｃ・・・占込みクロック ２８ａ、２８ｂ。 ２８ｃ・・・読出しクロック ２つ・・・トリガ信号 ３１　ａ、３１　ｂ、３１　ｃ−・・クロック３２ａ、
３２ｂ、・・・クロック数信号４１・・・クロック切換
回路 ４２・・・Ｄフリップフロップ ４３・・・アンド・ゲート ４４・・・カウンタ。

Claims (1)

【特許請求の範囲】
1. （１）ｎ個の入力データをサンプルするためのｎ個のサ
   ンプリング手段と、 前記ｎ個のサンプリング手段によりサンプルされた入力
   データをそれぞれ記憶するためのｎ個のメモリ手段と、 前記ｎ個のメモリ手段からの出力を受けてｎ個の入力デ
   ータを表示するための波形表示手段と、前記ｎ個のサン
   プリング手段にそれぞれサンプリング・クロックを送出
   するためのｎ個のサンプリング・クロック発生手段と、 前記ｎ個のサンプリング・クロック発生手段からのサン
   プリング・クロックに同期して入力データの書込み・読
   出し信号をｎ個のメモリ手段にそれぞれ出力するための
   メモリ・コントロール手段と、 前記ｎ個のサンプリング手段のうちのいずれかに予め指
   示されたパターンの入力データが検出されたときにトリ
   ガ信号を発生するためのトリガ発生手段と、 を含むロジック・アナライザにおいて 前記ｎ個のサンプリング・クロック発生手段から送出さ
   れたサンプリング・クロックのうち最も周期の短いサン
   プリング・クロックの数を、前記トリガ信号にもとづく
   信号を受けてから前記サンプリング・クロックのうちも
   っとも周期の短いサンプリング・クロック以外のサンプ
   リング・クロックが発生するまでの間計数し、その計数
   値を示すクロック数信号を前記波形表示手段に送出する
   ための（ｎ−１）個の計数手段を設け、 前記波形表示手段が、前記クロック数信号の示す計数値
   に対応した時間だけ前記最も周期の短いサンプリング・
   クロック以外のサンプリング・クロックでサンプルされ
   た前記入力データを遅延せしめて表示するものである ことを特徴とするロジック・アナライザ。