JPH08316944A - 位相調整回路 - Google Patents
位相調整回路Info
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- JPH08316944A JPH08316944A JP7118738A JP11873895A JPH08316944A JP H08316944 A JPH08316944 A JP H08316944A JP 7118738 A JP7118738 A JP 7118738A JP 11873895 A JP11873895 A JP 11873895A JP H08316944 A JPH08316944 A JP H08316944A
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- Japan
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- 230000001360 synchronised effect Effects 0.000 claims abstract description 12
- 230000003111 delayed effect Effects 0.000 abstract description 4
- 230000001934 delay Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 外部からの制御データにより入力データの位
相遅延制御が可能な簡易構成の位相調整回路を提供す
る。 【構成】 入力クロック２２に同期動作する同期式自己
ロードカウンタ１０と、遅延量制御データ２０をラッチ
するラッチ回路１２と、カウンタ１０の出力データ２３
と遅延量制御データ２０とを比較する比較器１１と、Ｆ
ＩＦＯメモリ１３とで位相調整回路を構成する。入力デ
ータ信号２６の遅延量設定は、遅延量制御データ２０お
よび遅延量制御データラッチ信号２１により行い、比較
器１１は、この設定値とカウンタ１０の計数データとが
合致したときに比較計数信号２５を生成してＦＩＦＯメ
モリ１３に入力するとともに、カウンタ１０の計数デー
タをリセットする。これにより入力データ信号２６がＦ
ＩＦＯメモリ１３により設定された遅延量分だけ遅延
し、出力データ信号２７として外部に出力される。
相遅延制御が可能な簡易構成の位相調整回路を提供す
る。 【構成】 入力クロック２２に同期動作する同期式自己
ロードカウンタ１０と、遅延量制御データ２０をラッチ
するラッチ回路１２と、カウンタ１０の出力データ２３
と遅延量制御データ２０とを比較する比較器１１と、Ｆ
ＩＦＯメモリ１３とで位相調整回路を構成する。入力デ
ータ信号２６の遅延量設定は、遅延量制御データ２０お
よび遅延量制御データラッチ信号２１により行い、比較
器１１は、この設定値とカウンタ１０の計数データとが
合致したときに比較計数信号２５を生成してＦＩＦＯメ
モリ１３に入力するとともに、カウンタ１０の計数デー
タをリセットする。これにより入力データ信号２６がＦ
ＩＦＯメモリ１３により設定された遅延量分だけ遅延
し、出力データ信号２７として外部に出力される。
Description
【０００１】
【産業上の利用分野】本発明は、例えば伝送装置に搭載
される電子回路基板の検査技術に係り、特に、検査対象
回路内クロックに同期した入力データ信号の位相を適宜
遅延させ、該クロックに同期したデータ信号を出力させ
る位相調整回路に関する。
される電子回路基板の検査技術に係り、特に、検査対象
回路内クロックに同期した入力データ信号の位相を適宜
遅延させ、該クロックに同期したデータ信号を出力させ
る位相調整回路に関する。
【０００２】
【従来の技術】従来のこの種の位相調整回路として、入
力クロックに同期して動作する多段接続シフトレジスタ
に、該クロックに同期した入力データ信号を入力し、多
段シフトレジスタの任意の出力タップに出力線を接続す
ることで任意の位相遅延量をもったデータ信号を出力す
る構成のもの（以下、従来例１）が知られている。ま
た、入力クロックに同期動作する同期式カウンタと、入
力データ信号を遅延させるためのスタティックメモリ
と、同期式カウンタ出力を用い、書込アドレスと書込制
御信号を作成する書込側信号発生器と、同期式カウンタ
出力を用い、読出アドレスと読出制御信号を作成する読
出側信号発生器とで構成し、書込／読出のアドレス値の
差で出力データ信号の位相を遅延させるもの（以下、従
来例２）も知られている。
力クロックに同期して動作する多段接続シフトレジスタ
に、該クロックに同期した入力データ信号を入力し、多
段シフトレジスタの任意の出力タップに出力線を接続す
ることで任意の位相遅延量をもったデータ信号を出力す
る構成のもの（以下、従来例１）が知られている。ま
た、入力クロックに同期動作する同期式カウンタと、入
力データ信号を遅延させるためのスタティックメモリ
と、同期式カウンタ出力を用い、書込アドレスと書込制
御信号を作成する書込側信号発生器と、同期式カウンタ
出力を用い、読出アドレスと読出制御信号を作成する読
出側信号発生器とで構成し、書込／読出のアドレス値の
差で出力データ信号の位相を遅延させるもの（以下、従
来例２）も知られている。
【０００３】
【発明が解決しようとする課題】しかしながら、各従来
例には以下のような問題点があった。従来例１の場合、
多段シフトレジスタの任意の出力タップに出力線を接続
することで任意の位相遅延量をもった出力データ信号を
出力するため、位相遅延量を変える度に出力線を変更し
なければならない。また、位相遅延量が大きくなった
り、入出力データ信号幅が多くなるにつれて回路規模が
大きくなる。従来例２の場合は、書込側および読出側の
信号発生器で各々制御信号を作成すると共に書込／読出
アドレスのアドレス差に基づいて出力データ信号の位相
を遅延させているため、専用の回路が複数必要となり、
回路規模が大きく且つ複雑になる。
例には以下のような問題点があった。従来例１の場合、
多段シフトレジスタの任意の出力タップに出力線を接続
することで任意の位相遅延量をもった出力データ信号を
出力するため、位相遅延量を変える度に出力線を変更し
なければならない。また、位相遅延量が大きくなった
り、入出力データ信号幅が多くなるにつれて回路規模が
大きくなる。従来例２の場合は、書込側および読出側の
信号発生器で各々制御信号を作成すると共に書込／読出
アドレスのアドレス差に基づいて出力データ信号の位相
を遅延させているため、専用の回路が複数必要となり、
回路規模が大きく且つ複雑になる。
【０００４】本発明の課題は、かかる問題点を解消し、
回路の変更を要さずに、しかも調整量の如何を問わずに
外部制御により入出力データの位相を調整できる位相調
整回路を提供することにある。
回路の変更を要さずに、しかも調整量の如何を問わずに
外部制御により入出力データの位相を調整できる位相調
整回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明が提供する位相調
整回路は、入力クロックのクロック数を計数する同期式
自己ロードカウンタと、入力された遅延量データ及び前
記カウンタの計数データを比較して両者が一致したとき
に比較結果信号を生成するとともに該比較結果信号で前
記カウンタの計数データをリセットする比較器と、一の
比較結果信号の入力タイミングで入力データを取り込
み、次の比較結果信号の入力タイミングで該入力データ
を出力するＦＩＦＯメモリと、を備えて成る。遅延量デ
ータの入力タイミングが問題になる場合は、上記構成に
加え、さらに前記遅延量データを一時保持するととも
に、保持中の遅延量データを所定タイミングで前記比較
器に導くラッチ回路を備える。
整回路は、入力クロックのクロック数を計数する同期式
自己ロードカウンタと、入力された遅延量データ及び前
記カウンタの計数データを比較して両者が一致したとき
に比較結果信号を生成するとともに該比較結果信号で前
記カウンタの計数データをリセットする比較器と、一の
比較結果信号の入力タイミングで入力データを取り込
み、次の比較結果信号の入力タイミングで該入力データ
を出力するＦＩＦＯメモリと、を備えて成る。遅延量デ
ータの入力タイミングが問題になる場合は、上記構成に
加え、さらに前記遅延量データを一時保持するととも
に、保持中の遅延量データを所定タイミングで前記比較
器に導くラッチ回路を備える。
【０００６】
【作用】本発明ではＦＩＦＯメモリに入力される入力デ
ータの出力タイミング（位相遅延量）を同期式自己ロー
ドカウンタの計数データと外部入力される遅延量データ
との比較結果に基づいて調整する。すなわち上記カウン
タでクロック数を計数し、その計数データと遅延量デー
タとを比較器で比較する。遅延量データの入力タイミン
グが問題になる場合はラッチ回路を経由して遅延量デー
タを比較器に入力する。そしてカウンタの計数データが
遅延量データに合致したときは比較結果信号を生成し、
これをＦＩＦＯメモリの例えばリセット端子に入力する
とともにカウンタのリセット端子に入力する。これによ
りカウンタはリセットされ、新たに計数を開始する。比
較器はこの新たな計数データが遅延量データと合致した
ときは比較結果信号を再度生成する。これを繰り返す。
ＦＩＦＯメモリでは、ある比較結果信号の入力タイミン
グで入力データを取り込み、次の比較結果信号の入力タ
イミングで該入力データを出力する。このようにして入
力データの位相遅延量を外部から入力される遅延量デー
タによって任意に変える。
ータの出力タイミング（位相遅延量）を同期式自己ロー
ドカウンタの計数データと外部入力される遅延量データ
との比較結果に基づいて調整する。すなわち上記カウン
タでクロック数を計数し、その計数データと遅延量デー
タとを比較器で比較する。遅延量データの入力タイミン
グが問題になる場合はラッチ回路を経由して遅延量デー
タを比較器に入力する。そしてカウンタの計数データが
遅延量データに合致したときは比較結果信号を生成し、
これをＦＩＦＯメモリの例えばリセット端子に入力する
とともにカウンタのリセット端子に入力する。これによ
りカウンタはリセットされ、新たに計数を開始する。比
較器はこの新たな計数データが遅延量データと合致した
ときは比較結果信号を再度生成する。これを繰り返す。
ＦＩＦＯメモリでは、ある比較結果信号の入力タイミン
グで入力データを取り込み、次の比較結果信号の入力タ
イミングで該入力データを出力する。このようにして入
力データの位相遅延量を外部から入力される遅延量デー
タによって任意に変える。
【０００７】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の一実施例に係る位相調整
回路の構成図である。この位相調整回路は、同期式自己
ロードカウンタ１０と、比較器１１と、ラッチ回路１２
と、ＦＩＦＯ（first in first out）メモリ１３とを基
本構成としている。
に説明する。図１は、本発明の一実施例に係る位相調整
回路の構成図である。この位相調整回路は、同期式自己
ロードカウンタ１０と、比較器１１と、ラッチ回路１２
と、ＦＩＦＯ（first in first out）メモリ１３とを基
本構成としている。
【０００８】カウンタ１０は、入力クロック２２に同期
動作するものであり、ラッチ回路１２は、ラッチタイミ
ングを決するタイミング信号であるラッチ信号２１で遅
延量制御データ２０（遅延量を決するための制御デー
タ、以下同じ）をラッチするものである。比較器１１
は、カウンタ１０の出力データ２３とラッチ回路１２か
ら出力されるラッチデータ２４とを比較して合致すると
きに比較結果信号（リセットパルス）２５を生成するも
のである。
動作するものであり、ラッチ回路１２は、ラッチタイミ
ングを決するタイミング信号であるラッチ信号２１で遅
延量制御データ２０（遅延量を決するための制御デー
タ、以下同じ）をラッチするものである。比較器１１
は、カウンタ１０の出力データ２３とラッチ回路１２か
ら出力されるラッチデータ２４とを比較して合致すると
きに比較結果信号（リセットパルス）２５を生成するも
のである。
【０００９】ＦＩＦＯメモリ１３は、比較器１１から入
力される比較結果信号２５と入力クロック２２とにより
データ遅延を行うものである。このＦＩＦＯメモリ１３
は、データ入力、データ出力、リセットライト入力、リ
セットリード入力、ライトイネーブル入力、リードイネ
ーブル入力、ライトクロック入力、リードクロック入力
の各入出力端子で構成される一般的なＦＩＦＯメモリで
あり、ライトイネーブル入力とリードイネーブル入力が
イネーブル状態のときに書込／読出が実行でき、リセッ
トライト入力とリセットリード入力でＦＩＦＯメモリ１
３内の書込アドレスポインタと、読出アドレスポイント
がそれぞれ０番地にリセットされる。リセットライト後
の最初のライトクロック入力で、データ入力がＦＩＦＯ
メモリ１３上の０番地に書き込まれ、リセットリード入
力後の最初のリードリセット入力で、０番地からデータ
出力の読み出しが行われる。リセットライト入力とリセ
ットリード入力が同時に入力された場合は、書込／読出
動作による内部遅延が生じるために、同一時間内で入力
データが書込と同時に読み出されることはない。この場
合、最初のリセット入力の時間で書込が行われたデータ
は、次のリセット入力の時間で読み出される。
力される比較結果信号２５と入力クロック２２とにより
データ遅延を行うものである。このＦＩＦＯメモリ１３
は、データ入力、データ出力、リセットライト入力、リ
セットリード入力、ライトイネーブル入力、リードイネ
ーブル入力、ライトクロック入力、リードクロック入力
の各入出力端子で構成される一般的なＦＩＦＯメモリで
あり、ライトイネーブル入力とリードイネーブル入力が
イネーブル状態のときに書込／読出が実行でき、リセッ
トライト入力とリセットリード入力でＦＩＦＯメモリ１
３内の書込アドレスポインタと、読出アドレスポイント
がそれぞれ０番地にリセットされる。リセットライト後
の最初のライトクロック入力で、データ入力がＦＩＦＯ
メモリ１３上の０番地に書き込まれ、リセットリード入
力後の最初のリードリセット入力で、０番地からデータ
出力の読み出しが行われる。リセットライト入力とリセ
ットリード入力が同時に入力された場合は、書込／読出
動作による内部遅延が生じるために、同一時間内で入力
データが書込と同時に読み出されることはない。この場
合、最初のリセット入力の時間で書込が行われたデータ
は、次のリセット入力の時間で読み出される。
【００１０】入力データ２６に対し、出力データ２７を
任意の位相で出力させるため、本実施例では、任意の遅
延量ｘを遅延量制御データ２０により予めラッチ回路１
２に設定しておく。そしてラッチ回路１２の出力データ
２４とカウンタ１０の出力データ２３とが合致したとき
に比較結果信号２５を生成し、これを書込及び読出リセ
ット信号、及びカウンタ１０の外部ロード信号とするこ
とで、入力データ２６が遅延量ｘ分だけ遅延し、ＦＩＦ
Ｏメモリ１３のデータ出力端子より出力データ２７とし
て出力されるようにしている。
任意の位相で出力させるため、本実施例では、任意の遅
延量ｘを遅延量制御データ２０により予めラッチ回路１
２に設定しておく。そしてラッチ回路１２の出力データ
２４とカウンタ１０の出力データ２３とが合致したとき
に比較結果信号２５を生成し、これを書込及び読出リセ
ット信号、及びカウンタ１０の外部ロード信号とするこ
とで、入力データ２６が遅延量ｘ分だけ遅延し、ＦＩＦ
Ｏメモリ１３のデータ出力端子より出力データ２７とし
て出力されるようにしている。
【００１１】なお、ラッチ回路１２は、外部からの遅延
量制御データ２０の入力に対する誤動作を防止するため
のものなので、動作中に遅延量制御データ２０の論理に
変化がない場合は、これを省略することもできる。
量制御データ２０の入力に対する誤動作を防止するため
のものなので、動作中に遅延量制御データ２０の論理に
変化がない場合は、これを省略することもできる。
【００１２】次に、図２を参照して本実施例の位相調整
回路の動作を説明する。図２は、遅延量ｘを”３”とし
た場合のタイムチャートであり、本実施例の基本動作の
みを説明するため、位相調整回路の信号遅延、セットア
ップ時間、ホールド時間、信号線幅（１〜ｎ，１〜
ｍ）、入出力信号線幅（１〜ｋ）、ＦＩＦＯメモリ１３
の容量、信号の極性等は無視してある。また、ＦＩＦＯ
メモリ１３のライトイネーブル入力およびリードイネー
ブル入力については、本実施例がイネーブル状態で使用
することを前提としているので、図１の記述を省略して
いる。
回路の動作を説明する。図２は、遅延量ｘを”３”とし
た場合のタイムチャートであり、本実施例の基本動作の
みを説明するため、位相調整回路の信号遅延、セットア
ップ時間、ホールド時間、信号線幅（１〜ｎ，１〜
ｍ）、入出力信号線幅（１〜ｋ）、ＦＩＦＯメモリ１３
の容量、信号の極性等は無視してある。また、ＦＩＦＯ
メモリ１３のライトイネーブル入力およびリードイネー
ブル入力については、本実施例がイネーブル状態で使用
することを前提としているので、図１の記述を省略して
いる。
【００１３】この例では、予め、遅延量制御データ２０
と遅延量制御データラッチ信号２１により遅延量をラッ
チ回路１２に保持させる。入力クロック２２に同期動作
するカウンタ１０のカウンタ出力２３と、ラッチ回路１
２の出力データ２４を比較器１１で比較し、両者が合致
したとき、すなわち遅延量”３”のときに比較結果信号
２５（リセットパルス）を生成し、これをＦＩＦＯメモ
リ１３に入力する。ＦＩＦＯメモリ１３は、周期的に入
力される上述の比較結果信号２５（リセットライト、リ
セットリード）と入力クロック２２（ライトクロック、
リードクロック）とのアンド条件を判定し、条件を満た
すとき、すなわち共にアクティブのときに入力データ信
号２６の書込と読出を行う。そして、一周期前に書き込
まれた入力データをデータ出力端子から出力する。これ
により、遅延量制御データ２０によって設定された遅延
量”３”分だけ入力データの位相が遅延してトランスペ
アレントな状態で外部に出力される。
と遅延量制御データラッチ信号２１により遅延量をラッ
チ回路１２に保持させる。入力クロック２２に同期動作
するカウンタ１０のカウンタ出力２３と、ラッチ回路１
２の出力データ２４を比較器１１で比較し、両者が合致
したとき、すなわち遅延量”３”のときに比較結果信号
２５（リセットパルス）を生成し、これをＦＩＦＯメモ
リ１３に入力する。ＦＩＦＯメモリ１３は、周期的に入
力される上述の比較結果信号２５（リセットライト、リ
セットリード）と入力クロック２２（ライトクロック、
リードクロック）とのアンド条件を判定し、条件を満た
すとき、すなわち共にアクティブのときに入力データ信
号２６の書込と読出を行う。そして、一周期前に書き込
まれた入力データをデータ出力端子から出力する。これ
により、遅延量制御データ２０によって設定された遅延
量”３”分だけ入力データの位相が遅延してトランスペ
アレントな状態で外部に出力される。
【００１４】このように、本実施例では、外部から任意
の遅延量ｘを設定し、この遅延量ｘとクロックに対して
同期動作する同期式自己ロードカウンタ１０の計数デー
タとを比較することで、任意の周期の比較結果信号２５
を生成し、この比較結果信号２５とＦＩＦＯメモリ１３
とを用いて入出力データの遅延量を制御するようにした
ので、多段シフトレジスタを必要とした従来回路のよう
に位相遅延量を変える度に出力線を変更したり、位相遅
延量に応じて回路規模を変える必要がなくなる。
の遅延量ｘを設定し、この遅延量ｘとクロックに対して
同期動作する同期式自己ロードカウンタ１０の計数デー
タとを比較することで、任意の周期の比較結果信号２５
を生成し、この比較結果信号２５とＦＩＦＯメモリ１３
とを用いて入出力データの遅延量を制御するようにした
ので、多段シフトレジスタを必要とした従来回路のよう
に位相遅延量を変える度に出力線を変更したり、位相遅
延量に応じて回路規模を変える必要がなくなる。
【００１５】また、ＦＩＦＯメモリ１３を用いているた
め、スタティックメモリを用いていた従来回路のように
書込信号／読出信号を発生するためのタイミング信号発
生器が不要となる。なお、本実施例では、入出力データ
２６，２７や遅延量制御データ２０、およびカウンタ１
０から出力される計数データ２３をパラレル表示（１〜
ｋ，１〜ｎ，１〜ｍ）しているが、シリアルなものであ
って良いのは勿論である。
め、スタティックメモリを用いていた従来回路のように
書込信号／読出信号を発生するためのタイミング信号発
生器が不要となる。なお、本実施例では、入出力データ
２６，２７や遅延量制御データ２０、およびカウンタ１
０から出力される計数データ２３をパラレル表示（１〜
ｋ，１〜ｎ，１〜ｍ）しているが、シリアルなものであ
って良いのは勿論である。
【００１６】
【発明の効果】以上の説明から明らかなように、本発明
によれば、回路構成を変更しなくとも外部からの遅延量
制御により入力データの位相をフレキシブルに調整する
ことができる効果がある。また、位相調整量、すなわち
遅延量の範囲が大きな場合であっても小規模な回路構成
にすることができる効果がある。
によれば、回路構成を変更しなくとも外部からの遅延量
制御により入力データの位相をフレキシブルに調整する
ことができる効果がある。また、位相調整量、すなわち
遅延量の範囲が大きな場合であっても小規模な回路構成
にすることができる効果がある。
【図１】本発明の一実施例に係る位相調整回路の構成
図。
図。
【図２】この実施例の位相調整回路において、遅延量
を”３”とした場合の動作例を示すタイミングチャー
ト。
を”３”とした場合の動作例を示すタイミングチャー
ト。
１０ カウンタ １１ 比較器 １２ ラッチ回路 １３ ＦＩＦＯメモリ ２０ 遅延量制御データ ２１ 遅延量制御データラッチ信号 ２２ クロック ２３ カウンタ出力信号 ２４ ラッチ回路出力データ ２５ 比較結果信号 ２６ 入力データ ２７ 出力データ
Claims (2)
- 【請求項１】 入力クロックのクロック数を計数する同
期式自己ロードカウンタと、入力された遅延量データ及
び前記カウンタの計数データを比較して両者が一致した
ときに比較結果信号を生成するとともに該比較結果信号
で前記カウンタの計数データをリセットする比較器と、
一の比較結果信号の入力タイミングで入力データを取り
込み、次の比較結果信号の入力タイミングで該入力デー
タを出力するＦＩＦＯメモリと、を備えて成る位相調整
回路。 - 【請求項２】 前記遅延量データを一時保持するととも
に、保持中の遅延量データを所定タイミングで前記比較
器に導くラッチ回路を備えることを特徴とする請求項１
記載の位相調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7118738A JPH08316944A (ja) | 1995-05-17 | 1995-05-17 | 位相調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7118738A JPH08316944A (ja) | 1995-05-17 | 1995-05-17 | 位相調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08316944A true JPH08316944A (ja) | 1996-11-29 |
Family
ID=14743853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7118738A Pending JPH08316944A (ja) | 1995-05-17 | 1995-05-17 | 位相調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08316944A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017041713A (ja) * | 2015-08-19 | 2017-02-23 | ヤマハ株式会社 | コンテンツデータ配信システムおよびコンテンツデータ配信方法 |
-
1995
- 1995-05-17 JP JP7118738A patent/JPH08316944A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017041713A (ja) * | 2015-08-19 | 2017-02-23 | ヤマハ株式会社 | コンテンツデータ配信システムおよびコンテンツデータ配信方法 |
| WO2017030016A1 (ja) * | 2015-08-19 | 2017-02-23 | ヤマハ株式会社 | コンテンツデータ配信システムおよびコンテンツデータ配信方法 |
| US11438400B2 (en) | 2015-08-19 | 2022-09-06 | Yamaha Corporation | Content data delivery system, server, and content data delivery method |
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