JPH0528526Y2 - - Google Patents
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- Publication number
- JPH0528526Y2 JPH0528526Y2 JP12452587U JP12452587U JPH0528526Y2 JP H0528526 Y2 JPH0528526 Y2 JP H0528526Y2 JP 12452587 U JP12452587 U JP 12452587U JP 12452587 U JP12452587 U JP 12452587U JP H0528526 Y2 JPH0528526 Y2 JP H0528526Y2
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- JP
- Japan
- Prior art keywords
- signal
- trigger
- run pulse
- data
- input signal
- Prior art date
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- Expired - Lifetime
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- 230000000630 rising effect Effects 0.000 claims description 5
- 238000005070 sampling Methods 0.000 claims description 5
- 230000015654 memory Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000004364 calculation method Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Measuring Frequencies, Analyzing Spectra (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【考案の詳細な説明】
〈産業上の利用分野〉
この考案は、入力信号の波形を表示する信号波
形表示装置に関し、特に構成が簡単でかつジツタ
の発生のない信号波形表示装置に関するものであ
る。
形表示装置に関し、特に構成が簡単でかつジツタ
の発生のない信号波形表示装置に関するものであ
る。
〈従来技術〉
近年、波形を観測する信号波形表示装置として
信号を一旦デジタル信号に変換して記憶し、この
記憶したデータに基づいて波形を表示する装置が
使われるようになつた。この様な信号波形表示装
置の構成を第４図に示す。第４図において、入力
信号はAD変換器１に入力されてフリーランパル
ス発生器８の出力に同期してデジタル信号に変換
され、メモリ２に格納される。また入力信号はト
リガ回路４に入力される。トリガ回路４は入力信
号があらかじめ設定されたトリガレベルになつた
時にトリガ信号を発生する。このトリガ信号は時
間軸用のこぎり波発生器５に入力される。時間軸
用のこぎり波発生器５はこのトリガ信号に同期し
て時間軸用のこぎり波を発生する。こののこぎり
波はフリーランパルス発生器８の出力に同期して
AD変換器６でデジタル信号に変換され、メモリ
７に格納される。メモリ２，７に格納されたデー
タは表示器３のＹ軸、Ｘ軸に入力されて入力信号
の波形が表示される。なおアンブランキング回路
９は不用な表示をマスクするためのものである。
信号を一旦デジタル信号に変換して記憶し、この
記憶したデータに基づいて波形を表示する装置が
使われるようになつた。この様な信号波形表示装
置の構成を第４図に示す。第４図において、入力
信号はAD変換器１に入力されてフリーランパル
ス発生器８の出力に同期してデジタル信号に変換
され、メモリ２に格納される。また入力信号はト
リガ回路４に入力される。トリガ回路４は入力信
号があらかじめ設定されたトリガレベルになつた
時にトリガ信号を発生する。このトリガ信号は時
間軸用のこぎり波発生器５に入力される。時間軸
用のこぎり波発生器５はこのトリガ信号に同期し
て時間軸用のこぎり波を発生する。こののこぎり
波はフリーランパルス発生器８の出力に同期して
AD変換器６でデジタル信号に変換され、メモリ
７に格納される。メモリ２，７に格納されたデー
タは表示器３のＹ軸、Ｘ軸に入力されて入力信号
の波形が表示される。なおアンブランキング回路
９は不用な表示をマスクするためのものである。
この様な信号波形表示装置では、入力信号とフ
リーランパルス発生器８の出力は一般に非同期な
ので、メモリ２に入力信号の数サイクル分を保持
して重ねて表示する。しかしながらこのように重
ねて表示すると表示部分の起点がフリーランパル
ス発生器８の出力の周期の半分以下の幅でずれる
ジツタが発生し、波形が２重になつて見にくくな
る。そのため、トリガ点からAD変換器１のサン
プリング時点までの時間差を測定して、この測定
結果によつて表示を補正するようにしている。
リーランパルス発生器８の出力は一般に非同期な
ので、メモリ２に入力信号の数サイクル分を保持
して重ねて表示する。しかしながらこのように重
ねて表示すると表示部分の起点がフリーランパル
ス発生器８の出力の周期の半分以下の幅でずれる
ジツタが発生し、波形が２重になつて見にくくな
る。そのため、トリガ点からAD変換器１のサン
プリング時点までの時間差を測定して、この測定
結果によつて表示を補正するようにしている。
この様な時間差測定回路を第５図に示す。この
図において、フリーランパルス発生器８の出力の
フリーランパルスはフリツプフロツプ１０のクロ
ツク端子に入力され、その出力Ｑはカウンタ１１
のイネイブル端子ENに入力される。またデータ
端子Ｄは低レベルにされる。カウンタ１１のクロ
ツク端子には計時用クロツクが入力される。フリ
ツプフロツプ１０のセツト端子SETおよびカウ
ンタ１１のクリヤ端子CLRにはトリガ信号が入
力される。この時間差測定回路の動作を第６図タ
イムチヤートに基づいて説明する。(A)のトリガ信
号が時刻で低レベルになるとフリツプフロツプ
１０がセツトされ、(C)に示すようにその出力が高
レベルになり、またカウンタ１１がクリヤされ
る。カウンタ１１はフリツプフロツプ１１の出力
によりそのイネイブル入力が高レベルになり、(E)
のように計時用クロツクのカウントを開始する。
時刻でフリーランパルスが立ちあがるとフリツ
プフロツプ１０の出力が低レベルになり、カウン
タ１１はカウントを停止する。そのため、カウン
タ１１のカウント値は計時用クロツクの周期の分
離能でトリガ信号とフリーランパルスの立ち上が
りの時間差に等しくなりこの時間差が測定出来
る。
図において、フリーランパルス発生器８の出力の
フリーランパルスはフリツプフロツプ１０のクロ
ツク端子に入力され、その出力Ｑはカウンタ１１
のイネイブル端子ENに入力される。またデータ
端子Ｄは低レベルにされる。カウンタ１１のクロ
ツク端子には計時用クロツクが入力される。フリ
ツプフロツプ１０のセツト端子SETおよびカウ
ンタ１１のクリヤ端子CLRにはトリガ信号が入
力される。この時間差測定回路の動作を第６図タ
イムチヤートに基づいて説明する。(A)のトリガ信
号が時刻で低レベルになるとフリツプフロツプ
１０がセツトされ、(C)に示すようにその出力が高
レベルになり、またカウンタ１１がクリヤされ
る。カウンタ１１はフリツプフロツプ１１の出力
によりそのイネイブル入力が高レベルになり、(E)
のように計時用クロツクのカウントを開始する。
時刻でフリーランパルスが立ちあがるとフリツ
プフロツプ１０の出力が低レベルになり、カウン
タ１１はカウントを停止する。そのため、カウン
タ１１のカウント値は計時用クロツクの周期の分
離能でトリガ信号とフリーランパルスの立ち上が
りの時間差に等しくなりこの時間差が測定出来
る。
〈考案が解決すべき問題点〉
しかしながら、この様な信号波形表示装置で
は、ジツタを補正する時間差信号の分解能は計時
用クロツクの周期で規定される。デジタルオシロ
スコープのような波形表示装置では時間軸を数百
倍に拡大して観測することが通常行なわれている
が、この様な高倍率に拡大してもジツタが発生し
ないようにするには計時用クロツクの周期を充分
短くしなければならない。例えば、フリーランパ
ルスの周期が1MHzであり、この周期で入力信号
をサンプリングするとすると、計時用クロツクは
数百ＭHzとしなければならず、高価な高速用の部
品が必要になるという欠点があつた。
は、ジツタを補正する時間差信号の分解能は計時
用クロツクの周期で規定される。デジタルオシロ
スコープのような波形表示装置では時間軸を数百
倍に拡大して観測することが通常行なわれている
が、この様な高倍率に拡大してもジツタが発生し
ないようにするには計時用クロツクの周期を充分
短くしなければならない。例えば、フリーランパ
ルスの周期が1MHzであり、この周期で入力信号
をサンプリングするとすると、計時用クロツクは
数百ＭHzとしなければならず、高価な高速用の部
品が必要になるという欠点があつた。
〈考案の目的〉
この考案の目的は、特に高速用の部品を使わな
くてもジツタが補正出来る信号波形表示装置を提
供することにある。
くてもジツタが補正出来る信号波形表示装置を提
供することにある。
〈問題点を解決するための手段〉
前記問題点を解決するために、本考案では入力
信号をデジタル信号に変換し、このデジタル信号
に基づいて前記入力信号の波形を表示する信号波
形表示装置において、トリガ信号発生部により入
力信号が所定のトリガレベルになつたときにトリ
ガ信号を発生させ、このトリガ信号の発生時点の
前後の前記デジタル信号を演算器に入力して、こ
れら入力されたデータおよびトリガレベルからト
リガ信号とサンプリング点の時間差を演算して、
この時間差により表示を補正するようにしたもの
である。
信号をデジタル信号に変換し、このデジタル信号
に基づいて前記入力信号の波形を表示する信号波
形表示装置において、トリガ信号発生部により入
力信号が所定のトリガレベルになつたときにトリ
ガ信号を発生させ、このトリガ信号の発生時点の
前後の前記デジタル信号を演算器に入力して、こ
れら入力されたデータおよびトリガレベルからト
リガ信号とサンプリング点の時間差を演算して、
この時間差により表示を補正するようにしたもの
である。
〈実施例〉
第１図に本考案に係る信号波形表示装置の一実
施例を示す。なお、第４図と同じ要素には同一符
号を付し、説明を省略する。第１図において、２
０，２１はレジスタであり、AD変換器１の出力
が入力される。このレジスタ２０，２１の出力は
制御信号Ｓにより制御される。２２はフリツプフ
ロツプであり、そのデータ端子Ｄにトリガ回路４
の出力が入力される。２３はフリツプフロツプで
あり、そのデータ端子Ｄにフリツプフロツプ２２
の出力Ｑが入力される。２４，２５はANDゲー
トであり、その反転入力にはそれぞれフリツプフ
ロツプ２２，２３の出力Ｑが入力される。フリツ
プフロツプ２２，２３のクロツク端子および
ANDゲート２４，２５の非反転入力にはフリー
ランパルス発生器８の出力が入力される。また
ANDゲート２４，２５の出力はレジスタ２０，
２１のクロツク端子に入力される。２６は演算器
であり、レジスタ２０，２１の出力が入力され
る。２７は補正器であり、メモリ２および演算器
２６の出力が入力される。補正器２７の出力は表
示器３のＹ軸に入力される。
施例を示す。なお、第４図と同じ要素には同一符
号を付し、説明を省略する。第１図において、２
０，２１はレジスタであり、AD変換器１の出力
が入力される。このレジスタ２０，２１の出力は
制御信号Ｓにより制御される。２２はフリツプフ
ロツプであり、そのデータ端子Ｄにトリガ回路４
の出力が入力される。２３はフリツプフロツプで
あり、そのデータ端子Ｄにフリツプフロツプ２２
の出力Ｑが入力される。２４，２５はANDゲー
トであり、その反転入力にはそれぞれフリツプフ
ロツプ２２，２３の出力Ｑが入力される。フリツ
プフロツプ２２，２３のクロツク端子および
ANDゲート２４，２５の非反転入力にはフリー
ランパルス発生器８の出力が入力される。また
ANDゲート２４，２５の出力はレジスタ２０，
２１のクロツク端子に入力される。２６は演算器
であり、レジスタ２０，２１の出力が入力され
る。２７は補正器であり、メモリ２および演算器
２６の出力が入力される。補正器２７の出力は表
示器３のＹ軸に入力される。
次にこの実施例の動作を第２図タイムチヤート
に基づいて説明する。第２図において、Ａはトリ
ガ回路４の出力であるトリガ信号、Ｂはフリーラ
ンパルス発生器８の出力であるフリーランパル
ス、Ｃ，Ｄはフリツプフロツプ２２，２３の出
力、ＥはAD変換器１の出力、Ｆ，Ｇはレジスタ
２０，２１の出力である。AD変換器１はフリー
ランパルスの立ちあがりに同期して入力信号をデ
ジタル信号に変換して出力する。ＥのDn-1〜
Dn+2は変換されたデータを表わす。時刻でト
リガ信号が高レベルになると、その次のフリーラ
ンパルスの立ちあがりから少し遅れた時刻でフ
リツプフロツプ２２の出力が高レベルになり、さ
らに次のフリーランパルスの立ちあがりから少し
遅れた時刻でフリツプフロツプ２３の出力が高
レベルになる。フリツプフロツプ２２の出力が高
レベルになる時刻以前では、ANDゲート２４
の出力はフリーランパルスとおなじように変化す
る。従つてレジスタ２０にはAD変換器１の出力
と同じデータが格納される。時刻でフリツプフ
ロツプ２２の出力が高レベルになると、ANDゲ
ート２４の出力は低レベルに固定されるので、レ
ジスタ２０にはトリガ信号が高レベルになる時刻
の直前のAD変換器１の出力Dnが保持される。
同様にして時刻でフリツプフロツプ２３の出力
が高レベルになるので、レジスタ２１にはトリガ
信号が高レベルになる時刻直後のAD変換器１
の出力であるDn+1が保持される。このレジスタ
２０，２１に保持されたデータは制御信号Ｓによ
り演算器２６に入力される。
に基づいて説明する。第２図において、Ａはトリ
ガ回路４の出力であるトリガ信号、Ｂはフリーラ
ンパルス発生器８の出力であるフリーランパル
ス、Ｃ，Ｄはフリツプフロツプ２２，２３の出
力、ＥはAD変換器１の出力、Ｆ，Ｇはレジスタ
２０，２１の出力である。AD変換器１はフリー
ランパルスの立ちあがりに同期して入力信号をデ
ジタル信号に変換して出力する。ＥのDn-1〜
Dn+2は変換されたデータを表わす。時刻でト
リガ信号が高レベルになると、その次のフリーラ
ンパルスの立ちあがりから少し遅れた時刻でフ
リツプフロツプ２２の出力が高レベルになり、さ
らに次のフリーランパルスの立ちあがりから少し
遅れた時刻でフリツプフロツプ２３の出力が高
レベルになる。フリツプフロツプ２２の出力が高
レベルになる時刻以前では、ANDゲート２４
の出力はフリーランパルスとおなじように変化す
る。従つてレジスタ２０にはAD変換器１の出力
と同じデータが格納される。時刻でフリツプフ
ロツプ２２の出力が高レベルになると、ANDゲ
ート２４の出力は低レベルに固定されるので、レ
ジスタ２０にはトリガ信号が高レベルになる時刻
の直前のAD変換器１の出力Dnが保持される。
同様にして時刻でフリツプフロツプ２３の出力
が高レベルになるので、レジスタ２１にはトリガ
信号が高レベルになる時刻直後のAD変換器１
の出力であるDn+1が保持される。このレジスタ
２０，２１に保持されたデータは制御信号Ｓによ
り演算器２６に入力される。
演算器２６の動作を第３図に基づいて説明す
る。第３図に示すように、トリガ信号の立ち上が
り直前、直後のフリーランパルスの立ち上がりの
時刻をT1，T3、これらの時刻の入力信号の大き
さすなわちレジスタ２０，２１に格納されたデー
タをDn、Dn+1、トリガ信号の立ち上がりの時刻
をT2、そのときの入力信号の大きさすなわちト
リガレベルをS1、フリーランパルスの周期をＴと
すると、時刻T3とT2の時間差Δtは、 Δt＝Ｔ×｜Dn+1−S1｜／｜Dn+1− Dn｜ で計算出来る。但し、入力信号は直線的に変化す
るとする。トリガレベルS1は既知であり、演算器
２６により上記の演算を実行する。この演算結果
は補正器２７に入力される。補正器２７はメモリ
２から読みだしたデータをこのΔtだけ遅らせて
表示器３に出力する。この様にすることによつ
て、入力信号が複数回重ねて表示しても常にトリ
ガ点が表示部の同じ点に来るので、ジツタが発生
しない。
る。第３図に示すように、トリガ信号の立ち上が
り直前、直後のフリーランパルスの立ち上がりの
時刻をT1，T3、これらの時刻の入力信号の大き
さすなわちレジスタ２０，２１に格納されたデー
タをDn、Dn+1、トリガ信号の立ち上がりの時刻
をT2、そのときの入力信号の大きさすなわちト
リガレベルをS1、フリーランパルスの周期をＴと
すると、時刻T3とT2の時間差Δtは、 Δt＝Ｔ×｜Dn+1−S1｜／｜Dn+1− Dn｜ で計算出来る。但し、入力信号は直線的に変化す
るとする。トリガレベルS1は既知であり、演算器
２６により上記の演算を実行する。この演算結果
は補正器２７に入力される。補正器２７はメモリ
２から読みだしたデータをこのΔtだけ遅らせて
表示器３に出力する。この様にすることによつ
て、入力信号が複数回重ねて表示しても常にトリ
ガ点が表示部の同じ点に来るので、ジツタが発生
しない。
なお、この実施例では演算器２６を別に構成す
るようにしたが、装置全体を制御するプロセツサ
で実行させるようにしてもよい。
るようにしたが、装置全体を制御するプロセツサ
で実行させるようにしてもよい。
〈考案の効果〉
以上実施例に基づいて具体的に説明したよう
に、この考案ではトリガ点の前後の入力信号の大
きさおよびトリガレベルからトリガ点とサンプリ
ング点との時間差を演算し、この演算結果により
表示を補正するようにした。そのため、時間差測
定に高速クロツクが不要になるので、簡単かつ安
価な構成でジツタ低減が実現出来る。
に、この考案ではトリガ点の前後の入力信号の大
きさおよびトリガレベルからトリガ点とサンプリ
ング点との時間差を演算し、この演算結果により
表示を補正するようにした。そのため、時間差測
定に高速クロツクが不要になるので、簡単かつ安
価な構成でジツタ低減が実現出来る。
第１図は本考案に係る信号波形表示装置の一実
施例を示すブロツク図、第２図は動作を示すタイ
ムチヤート、第３図は演算の方法を説明するため
の図、第４図は従来の信号波形表示装置の構成を
示すブロツク図、第５図は従来の時間差を測定す
る回路の構成図、第６図はその動作を示すタイム
チヤートである。 ２０，２１……レジスタ、２２，２３……フリ
ツプフロツプ、２４，２５……ANDゲート、２
６……演算器、２７……補正器。
施例を示すブロツク図、第２図は動作を示すタイ
ムチヤート、第３図は演算の方法を説明するため
の図、第４図は従来の信号波形表示装置の構成を
示すブロツク図、第５図は従来の時間差を測定す
る回路の構成図、第６図はその動作を示すタイム
チヤートである。 ２０，２１……レジスタ、２２，２３……フリ
ツプフロツプ、２４，２５……ANDゲート、２
６……演算器、２７……補正器。
Claims (1)
- 【実用新案登録請求の範囲】 入力信号を所定の周期でサンプリングしてデジ
タル信号に変換し、このデジタル信号に基づいて
前記入力信号の波形を表示する信号波形表示装置
において、 前記入力信号が所定のレベルになつたときにト
リガ信号を発生するトリガ信号発生部と、 入力信号の測定が行われている間、定周期の矩
形波であるフリーランパルスを出力するフリーラ
ンパルス発生器と、 前記フリーランパルス発生器から出力されるフ
リーランパルスの周期毎の入力信号をデジタルデ
ータに変換するアナログ／デジタル変換器と、 前記アナログ／デジタル変換器から出力された
データを前記フリーランパルスの周期毎に更新
し、前記トリガ信号の発生した直後のフリーラン
パルスの立ち上がりにおけるデータを保持する第
１のレジスタと、 前記アナログ／デジタル変換器から出力された
データを前記フリーランパルスの周期毎に更新
し、前記トリガ信号の発生した後、２度目のフリ
ーランパルスの立ち上がりにおけるデータを保持
する第２のレジスタと、 前記第１のレジスタにて保持されているデジタ
ルデータと前記第２のレジスタにて保持されてい
るデジタルデータとを入力し、これらのデータと
上記所定のトリガレベルのデジタルデータとを用
い、各々のデータの差分から前記トリガ信号と前
記サンプリング時点の時間間隔を演算する演算器
とを有し、この演算器の出力によつて前記入力信
号の表示を補正することを特徴とする信号波形表
示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12452587U JPH0528526Y2 (ja) | 1987-08-14 | 1987-08-14 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12452587U JPH0528526Y2 (ja) | 1987-08-14 | 1987-08-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6430448U JPS6430448U (ja) | 1989-02-23 |
| JPH0528526Y2 true JPH0528526Y2 (ja) | 1993-07-22 |
Family
ID=31374334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12452587U Expired - Lifetime JPH0528526Y2 (ja) | 1987-08-14 | 1987-08-14 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0528526Y2 (ja) |
-
1987
- 1987-08-14 JP JP12452587U patent/JPH0528526Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6430448U (ja) | 1989-02-23 |
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