JPH0196751A - 入出力制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、情報処理システムの入出力制御装置に関し、
特に、データをバッファリングするバッファメモリを有
する入出力制御装置に関する。

従来の技術 従来、この種の入出力制御装置は、第１図に示すように
、転送されるメインメモリの転送開始バイト境界と、バ
ッファメモリに保持しているデータの転送開始バイト境
界とが異なる可能性があるために、プロセッサバッファ
メモリからデータを読み出しシフト操作等によるデータ
整列を行表いメインメそりへ書込みデータを生成した後
、バスインタフェース制御回路を経由してメインメそリ
ヘの書込みを行たうか、あるいはパスインタフェース回
路とプロセッサ及びバッファメモリ間のデータ転送幅を
ｌバイトにし、バスインタフェース制御回路で、メイン
メモリへの書込みデータの整列を行なうようになってい
た。

発明が解決しようとする問題点 上述した従来の入出力制御装置は、前者の場合には、フ
ァームウェアでデータ転送を行表うのでデータ転送能力
を高くすることが出来ず、又、後者の場合にはデータ転
送動作はＤＭＡで実現できるので、データ転送能力を高
くすることはできるが。

キャネルコマンド語の読み出し及び終了ステータスの書
込み゛動′作がバイト単位でしか行なえないので、デー
タ転送動作前後のファームウェアのオーバヘッドが大き
くなるという欠点がある。

本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記欠点
を解消することを可能とした新規な入出力制御装置を提
供することにある。

問題点を解決するための手段 上記目的を達成する為に５本発明に係る入出力制御装置
は、マイクロ命令を実行するプロセッサと、マイクロ命
令、入出力データ及び制御テーブルヲ格納するバッツァ
メモリと、入出力装置とのインタフェースを制御するバ
スインタフェース回路と、内部バスデータ幅を変更させ
る内部バス切替回路とを具備して構成され１、？（スイ
ンタフエース回路に転送されるデータの種別によって、
バスインタフェース回路と内部バスとの間で転送される
データ幅を変更することを特徴としている。

実施例 以下１図面を用いて１本発明をその好ましい一実施例に
ついて図面を参照しながら具体的に説明する。

第１図、！、７図、第参図は１本発明の一実施例を示し
、そのうち、第１図は本発明に係る入出力制御装置の一
実施例を示すブロック構成図、第３図は第１図に示した
パスインタフ゛エース回路ダの具体例を示すブロック構
成図、第ダ図は第１図に示した内部パス切替回路６の具
体例を示すブロック構成図である。

第１図０ｇＪ図、第参図を参照するに、従来の技術で説
明した轡に、第７図より、メインメモリコＩとバツファ
メモリコとデータ転送する場合には。

メインメモリコＩＳＯ転送開始アドレスのバイト境界と
バツ７アメモリコに保持しているデータの転送開始アド
レスのバイト境界が一致するデータ転送の場合には、デ
ータをそのままの配列で転送可能であるが、第一図のよ
うに、お互いの転送開始アドレスのバイト境界が異なる
場合のデータ転送ｒついては、データの配列を並べ換え
る必要がある。

本発明に係る入出力制御ｌＡ４は、転送開始アドレスの
バイト境界を意識せずにデータ転送が可能であることを
提供するものである。

第７図より、メインメモリコｌからシステムバス〃を経
て、バッツァメモリコへデータを転送する場合には、メ
インメモリＪ／かも送られて来たデータは、第３図に示
したパスインタフェース回路部）受信データ格納エリア
／Ｊ／ヘスドアされる。次ｉｃＤＭＡ制御回路！の制御
より、受信したデータをｌバイトずつ受信データ格納エ
リアｌＪｌの開始アドレスに従って、転送カウント数分
だけ、ビットコダー３１受信バッファ１３ダを経て、内
部パス切替回路６へ転送する。

次に、第参図により内部パス切替回路６は、ＤＭＡ制御
回路３の制御により、ピッ）　評−３／のデータライン
から転送されてきたｌバイトのデータを。

開始アドレス１に従って、ビットＯ−７送信データ切替
ｉｏｓ　、又はビットｔ−／３送信データ切替１０６゜
又はビットｌ＆−３送信データ切替１０り、又はビット
コター３／送信データ切替１０ｔのいずれかへ転送し。

プロセッサｌの制御によりバッツアメモリーへ書き込む
。カウント数分だけ書き込まれたら１次に。

プロセッサｌの制御により、バッツァメモリコからデー
タを入出力インタフェース回路３を経て。

入出力装置ｔへ出力する。

第１図より、逆に、パツファメモリコから、メインメモ
リーｌへ転送する場合には、プロセッサｌの制御により
、バツファメモリコから転送され九ｌバイトのデータは
、開始アドレスのバイト境界に従って、第参図に示した
内部バスｉｏのピッ）１７−７、又はビットｔ−／ｊ、
又はビット／４−２３．又はビットコダ−３７のいずれ
かに転送される。転送され九ｌバイトのデータはＤＭＡ
制御回路３の制御により、内部パス切替回路６のピッ）
　２４−３／受信データ切替１０ダを経て、バスインタ
フェース回路部のビット２’ｌ　−Ｊ／へ転送される。

次に、第３図より、ビット２ＩＩ−３／へ転送されたｌ
バイトのデータは、パスインタフェース回路部の送信デ
ータセレクタ１３３を経て、　ＤＭＡ制御回路Ｓの制御
により、開始アドレスのバイト境界に従って、送信デー
タ格納エリアｌコＪのビットＯ−７゜又はピッ）ｆ−／
ｊ、又はピッ）／Ａ−ｕ、又はピッ）　２４！−Ｊ／の
いずれかへ転送される。ピットコダ−３１のエリアにデ
ータが格納された時点で送信データ１２コとして、シス
テムバス〃を経てメインメモリュｌへ書込む。

以上の様に、システムバス〃では参バイト幅ノデータと
して転送し、内部バス１０ではｌバイト幅のデータとし
て変換することにより、メインメモリＪ／の転送開始ア
ドレスのバイト境界とパツファメモリコの転送開始アド
レスのバイト境界を意識せずにデータ転送が可能である
。

発明の詳細 な説明したように１本発明によれば、システムバスを介
してのメモリ間において、お互いの転送開始アドレスの
バイト境界が異なるデータ転送の様な場合に、転送開始
アドレスのバイト境界を意識せずにデータ転送が可能で
あシ、シかもハードウェアで実行するために、処理能力
が向上するという効果が得られる。

【図面の簡単な説明】

第１図は本発明に係る入出力制御装置の一実施例を示す
ブロック構成図、ｆａコ図は従来の技術を説明する為の
図、第３図、第参図は本発明に係る入出力制御装置のデ
ータ転送を説明する為に示したバスインタフェース回路
、内部バス切替回路の具体的ブロック構成図である。 ｌ・・・プロセッサ、コ・・・バックアメモリ、３・・
・入出力インタフェース回路、ダ・・・バスインタフェ
ース回路、ｊ・・・ＤＭＡ制御回路、６・・・内部バス
切替回路、り・・・本発明の入出力制御装置、ｔ・・・
入出力装置、　１０・・・内部バス、ｉｉ・・・ＤＭＡ
制御信号、Ｘ・・・システムバス、　Ｊ／・・・メイン
メモリ（Ｍ、Ｍ）、１０／・・・ビットＯ−７受信デー
タ切替、１０コ・・・ピッ）ｆ−／ｊ受信データ切替、
１０３・・・ピッ）／Ａ−ＪＪ受信データ切替、ＩＯ４
＋・・・ピッ）　評−、？／受信データ切替。 １０！！・・・ビット０−り送信データ切替、１０６・
・・ピッ）ｆ−／ｊ送信データ切替、ｉｏり・０．ピッ
￥／６−３送信データ切替、　　ｔａｒ・・・ピット評
−３１送信データ切替、ｌ−〇・・・受信データ、ｌコ
ト・・受信データ格納エリア、／ｌ・・・送信データ、
ｌコ３・・・送信データ格納エリア、１３コ・・・ビッ
トｌ−１！受信バツフア、　　／３０・・・ビット−＄
−３／受信バツフア、／８・・・送信データセレクタ、
Ａ、Ｂ、Ｃ，Ｄ、に、Ｆ、Ｇ・・・転送されるＩバイト
のデータ

Claims (1)

【特許請求の範囲】
1. 情報処理システムの入出力制御装置において、マイクロ
   命令を実行するプロセッサと、マイクロ命令、入出力デ
   ータ及び制御テーブルを格納するバッファメモリと、入
   出力装置とのインタフェースを制御する入出力インタフ
   ェース回路と、システムバスとのインタフェースを制御
   するバスインタフェース回路と、内部バスデータ幅を変
   更させる内部バス切替回路とを有し、バスインタフェー
   ス回路に転送されるデータの種別によつて、バスインタ
   フェース回路と内部バスとの間で転送されるデータ幅を
   変更することを特徴とする入出力制御装置。