JPH0196893A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体記憶装置に関し、特にゲートアレイ構
成のスタティックＲＡＭにおけるメモリセルへのデータ
転送技術に係わる。

（従来の技術） ゲートアレイ構成のスタティックＲＡＭ（ＳＲＡＭ）は
通常第２図のように構成されており、これは一般に非同
期型スタティックＲＡＭと称されているものである。

第２図のＳＲＡＭにあっては、メモリセルＭＣＩ　、Ｍ
Ｃ２・・・はそれぞれラッチ回路を構成するインバータ
Ｉｌ、１２と、２個のトランスミッションゲートＴＭＧ
Ｉ　、７ＭＧ２と、ラッチデータを出力するためのクロ
ックドインバータ１３とにより構成されている。

データ書込み時には、書込み制御信号ＷＡＩが“Ｈ”、
ＷＡＩが“Ｌルーベルに所定期間制御され、その期間に
おいてトランスミッションゲートＴＭＣＩがオン、７Ｍ
Ｇ２がオフとなる。これによって、データ線ＤＬの電位
がトランスミッションゲートＴＭＧＬを介してインバー
タＩｔ、Ｉ２より成るラッチ回路に送られる。これによ
り、このラッチ回路ではデータ入力バッファ１を介して
データ線ＤＬに伝達された入力データＤＩがラッチされ
る。

またデータ読み出し時には、読み出し制御信号ＲＡＬが
“Ｈ”レベルとなることによりクロックドインバータＩ
３がオンし、ラッチ回路で保持されているデータがビッ
ト線ＢＬに伝達され、そしてそれが出力バッファ回路２
により出力データとして読み出される。

このように従来のＳＲＡＭでは、データ線ＤＬからメモ
リセルＭＣへのデータ転送、つまりラッチ回路へのデー
タの書込みをトランスミッションゲー）ＴＭＧＩを介し
て行なっていた。

このトランスミッションゲートＴＭＧＩには、通常図示
のようにＰチャネルトランジスタとＮチャネルトランジ
スタとから成る両チャネル構成のものが使用される。こ
れは、ＰチャネルトランジスタまたはＮチャネルトラン
ジスタのみから成る片チャネル構成のトランスミッショ
ンゲートを用いると、データ線ＤＬの電位をラッチ回路
に転送する際にそのトランジスタのしきい値分だけレベ
ル変動が生じてしまうからである。例えば、Ｐチャネル
トランジスタで“Ｌ０レベル信号を伝達する際には、そ
のＰチャネルトランジスタのしきい値電圧の絶対値分だ
けのレベル上昇を招き、またＮチャネルトランジスタで
“Ｈ”レベル信号を伝達する際にはそのしきい値電圧分
のレベル低下を招く。したがって、動作の信頼性を確保
するためには前述のように両チャネル構成のトランスミ
ッションゲートを使用することが重要である。

しかしながら、このようにデータ線ＤＬからメモリセル
への信号伝達を両チャネル構成のトランスミッションゲ
ートで行なう構成にすると、データ線ＤＬにはそのトラ
ンスミッションゲートを構成するＰチャネルトランジス
タおよびＮチャネルトランジスタのそれぞれのドレイン
８全が付加される事になるため、データ入力バッファ１
からデータ線ＤＬへのデータ転送に遅延が生じる。した
がって、データ書込みに時間がかかる問題がある。

この問題に対して、従来はデータ入力バッファ１の電流
駆動能力を大きくすることで対処していた。しかし、今
後素子の微細化が進みメモリ容量が拡大されるにつれて
前述のトランスミッションゲートに起因する遅延は益々
大きくなるので、データ入力バッファの電流駆動能力を
大きくしても単にパターンエリアの増大を招くだけで、
その遅延の問題を解決することは困難である。

（発明が解決しようとする問題点） この発明は前述の事情に鑑みなされたもので、従来では
トランスミッションゲートによりデータ線に付加される
容量が原因でメモリセルへのデータ転送が遅くなった点
を改善し、メモリセルへ伝送するデータのレベル変動を
招くことなくデータ線に付加される容量を軽減し、動作
の信頼性が高くしかもメモリセルへデータを高速に書込
む事のできる半導体記憶装置を提供する事を目的とする
。

［発明の構成］ （問題点を解決するための手段） この発明による半導体記憶装置にあっては、入力データ
に応じて高レベルまたは低レベルのデータを出力する入
力バッファと、この入力バッファから出力される高レベ
ルデータだけが供給される第１のデータ線と、前記入力
バッファから出力される低レベルデータだけが供給され
る第２のデ−タ線と、データを記憶するためのデータ記
憶手段と、前記第１のデータ線に一端が接続され他端が
前記データ記憶手段の入力に結合されるＰチャネルトラ
ンジスタと、前記第２のデータ線に一端が接続され他端
が前記データ記憶手段の入力に結合されるＮチャネルト
ランジスタと、読み出し制御信号によりスイッチング制
御され、前記データ記憶手段に記憶されたデータをデー
タ出力線に出力する出力手段とを具備し、前記Ｐチャネ
ルトランジスタおよびＮチャネルトランジスタを書込み
制御信号に応じて共にオンまたはオフの共通の状態にス
イッチング制御したものである。

（作用） 前記構成の半導体記憶装置にあっては、高レベルデータ
はＰチャネルトランジスタを介して、また低レベルデー
タはＮチャネルトランジスタを介してデータ記憶手段に
伝達される。このため、レベル変動を招くことなくデー
タ伝送を行なうことができる。しかも、第１のデータ線
に接続されるトランジスタはＰチャネルトランジスタだ
けとなり、また第２のデータ線に接続されるトランジス
タはＮチャネルトランジスタだけとなるので、データ線
に付加される容量を従来の半分に低減することができる
。したがって、動作の信頼性を維持した状態でメモリセ
ルへのデータ書込みを高速に行なうことが可能となる。

（実施例） 以下、第１図を参照してこの発明の一実施例を説明する
。

第１図に示されているように、この半導体記憶装置はゲ
ートアレイ構成から成る非同期型のＳＲＡＭであり、メ
モリセルＭＣＩ　’　、ＭＣ２’・・・はそれぞれラッ
チ回路を構成するインバータＩｔ、１２と、２個のトラ
ンスミッションゲートＴＭＧＩ　’　、７ＭＧ２と、ラ
ッチデータを出力するためのクロックドインバータ■３
とにより構成されている。

トランスミッションゲートＴＭＧＩ　’　はデータ線の
データをメモリセル内のラッチ回路に伝達するためのも
のであるが、そのデータ線を図示のように２本設けるこ
とで、“Ｈ”レベルデータはＰチャネルトランジスタロ
１を介して、また“Ｌ＃レベルデータはＮチャネルトラ
ンジスタロ２を介して伝達できるようになっている。

すなわち、トランスミッションゲー）ＴＭＧｉ’を構成
するＰチャネルトランジスタロ１およびＮチャネルトラ
ンジスタロ２の各ドレインはラッチ回路のインバータ１
１の入力に共通に接続されており、そのＰチャネルトラ
ンジスタロ１のソースは“Ｈ”レベルデータだけが供給
されるデータ線ＤＬＨに接続され、一方Ｎチャネルトラ
ンジスタＱ２のソースは“Ｌ”レベルデータだけが供給
されるデータ線ＤＬＬに接続されている。そして、Ｐチ
ャネルトランジスタロ１のゲートには書込み時に“Ｌ”
レベルとなる書込み制御信号ＷＡＩが１共給され、Ｎチ
ャネルトランジスタＱ２のゲートには書込み時にＨ”レ
ベルとなる書込み制御信号ＷＡＩが供給されている。こ
の書込み制御信号ＷＡＩ　、ＷＡＩはソース・ドレイン
間の電流通路が並列接続されたＮチャネルトランジスタ
Ｑ３とＰチャネルトランジスタＱ４より成るトランスミ
ッションゲートＴＭＧ２にも供給されており、そのＮチ
ャネルトランジスタＱ３のゲートには書込み信号ＷＡＩ
が、またＰチャネルトランジスタＱ４のゲートには書込
み信号ＷＡＩが供給される。

また、入力データバッファ１′は、ソースが電源ＶＤＤ
端子に接続されドレインがデータ線ＤＬＨに接続された
ＰチャネルトランジスタＱＩＯと、ソースが接地ＶＳＳ
端子に接続されドレインがデータ線ＤＬＬに接続された
ＮチャネルトランジスタＱｌｌとにより構成されており
、それらのトランジスタＱ　１０．　　Ｑ　１１のゲー
トには入力データＤＩが供給されている。

次にこの半導体記憶装置の動作を説明す゛る。

まず“Ｌ″レベル入力データが供給されると、入力デー
タバッフ７１′のＰチャネルトランジスタＱＩＯがオン
し、データ線ＤＬＨにはデータ”Ｈ″が伝送される。デ
ータ書込み時には、書込み信号ＷＡＩがＬ”、ＷＡＩが
Ｈ”レベルとなるので、トランスミッションゲートＴＭ
０１′のトランジスタＱｌ、Ｑ２は共にオン状態となり
、トランスミッションゲートＴＭＧ２のトランジスタＱ
３．Ｑ４は共にオフ状態となる。したがって、データ線
ＤＬＨの“Ｈ”レベルデータはＰチャネルトランジスタ
ロ１を介してラッチ回路の入力つまりインバータ１１の
入力に伝達される。この場合、“Ｈ″レベルデータＰチ
ャネルトランジスタで伝達しているため、レベルの低下
が生じることはない。

また、“Ｈ″レベル入力データが供給された場合には、
入力データバッフ７１′のＮチャネルトランジスタＱｌ
ｌがオンし、これによってデータ線ＤＬＬに“Ｌ″レベ
ルデータ伝送される。そして、書込み時においてこの′
Ｌ“レベルデータは、Ｎチャネルトランジスタロ２を介
してインバータ１１の入力に伝達される。この場合にも
、Ｎチャネルトランジスタで“Ｌ”レベルデータを伝達
しているためレベル変化を招くことなくデータ伝送でき
る。

そして、書込み制御信号ＷＡＩが　“Ｌ”　から“Ｈ″
、ＷＡｌが“Ｈ“から“Ｌ″レベル切替わると、今度は
トランスミッションゲートＴＭＧＬ　’のトランジスタ
Ｑｌ、Ｑ２が共にオフ、トランスミッションゲートＴＭ
Ｇ２のトランジスタＱ３．Ｑ４が共にオンとなる。これ
によって、データ線ＤＬＨまたはＤＬＬからの“Ｈ”ま
たはＬ”データは、インバータＩＩ、！２から成るラッ
チ回路でラッチされる。

データ読み出し時には、読み出し制御信号ＲＡＩが“Ｈ
ルベルとなることによりクロックドインバータＩ３がオ
ンし、ラッチ回路で保持されているデータがビット線Ｂ
Ｌに伝達され、そしてそれが出力データバッファ２から
出力データＤｏとして読み出される。

このようにこの発明の半導体記憶装置にあっては、“Ｈ
“レベルデータが供給されるデータ線ＤＬＨからメモリ
セル内へのデータ転送をＰチャネルトランジスタロ１で
行ない、“Ｌ”レベルデータが供給されるデータ線ＤＬ
Ｈからメモリセル内へのデータ転送をＮチャネルトラン
ジスタロ２で行なっているので、レベル変動を招くこと
なくデータ伝送を行なうことができる。しかも、データ
線ＤＬＨに接続されるトランジスタはＰチャネルトラン
ジスタロ１だけとなり、またデータ線ＤＬＬに接続され
るトランジスタはＮチャネルトランジスタロ２だけとな
るので、データ線に付加される容量が従来の半分になる
。したがって、データ線に”Ｈ″レベル伝送する場合と
′Ｌ＃レベルを伝送する場合のそれぞれにおいて、デー
タ線の電位を高速に確定することができ、メモリセルへ
のデータの書込みの高速化が実現できる。

［発明の効果］ 以上のようにこの発明によれば、メモリセルへ伝達する
データレベルに変動を生じさせることなくデータ線に付
加される容量を軽減できるため、動作の信頼性を維持し
た状態でメモリセルヘデータ書込みを高速に行なうこと
ができるようになる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係わる半導体記憶装置を
説明する回路図、第２図は従来の半導体記憶装置を説明
する回路図である。 ＭＣＩ　’　、ＭＣ２’・・・メモリセル、１′・・・
入力データバッファ、２・・・出力データバッファ、Ｔ
ＭＧＬ　’　、ＴＭＧ２・・・トランスミッションゲー
ト、１１．Ｉ２・・・インバータ、Ｉ３・・・クロック
ドインバータ、Ｑｌ、Ｑ４．ＱＩＯ・・・Ｐチャネルト
ランジスタ、Ｑ２．Ｑ３．Ｑｌｌ・・・Ｎチャネルトラ
ンジスタ。 出願人代理人　弁理士　鈴江武彦

Claims (2)

【特許請求の範囲】
1. （１）入力データに応じて高レベルまたは低レベルのデ
   ータを出力する入力バッファと、この入力バッファから
   出力される高レベルデータだけが供給される第１のデー
   タ線と、 前記入力バッファから出力される低レベルデータだけが
   供給される第２のデータ線と、 データを記憶するためのデータ記憶手段と、前記第１の
   データ線に一端が接続され他端が前記データ記憶手段の
   入力に結合されるＰチャネルトランジスタと、 前記第２のデータ線に一端が接続され他端が前記データ
   記憶手段の入力に結合されるＮチャネルトランジスタと
   、 読み出し制御信号によりスイッチング制御され、前記デ
   ータ記憶手段に記憶されたデータをデータ出力線に出力
   する出力手段とを具備し、前記Ｐチャネルトランジスタ
   およびＮチャネルトランジスタは書込み制御信号に応じ
   て共にオンまたはオフの共通の状態にスイッチング制御
   されることを特徴とする半導体記憶装置。
2. （２）前記入力バッファは、一端が電源電位供給端子に
   接続され他端が前記第１のデータ線に接続されたＰチャ
   ネルトランジスタと、一端が接地電位供給端子に接続さ
   れ他端が前記第２のデータ線に接続されたＮチャネルト
   ランジスタとを備え、これらのトランジスタのゲートに
   は前記入力データが供給されることを特徴とする特許請
   求の範囲第１項記載の半導体記憶装置。