JPH04268290A

JPH04268290A - 半導体集積記憶回路

Info

Publication number: JPH04268290A
Application number: JP3050545A
Authority: JP
Inventors: Keizo Aoyama; 青山　慶三
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-02-22
Filing date: 1991-02-22
Publication date: 1992-09-24
Anticipated expiration: 2015-10-23
Also published as: DE69219383T2; DE69219383D1; EP0500468A2; EP0500468B1; JP3101336B2; US5317536A; EP0500468A3; KR950005516B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積記憶回路特
に２つのＣＰＵの間に配置されて共有メモリとして使用
されたりするデュアルポート・メモリに関するものであ
る。電子機器の機能・性能の向上に対する要求は増々強
くなっている。また、半導体集積回路の価格は増々安価
になってきている。この結果、近年ではシステムに要求
される機能・性能を満たすために、ひとつのシステムに
複数のＣＰＵを搭載し、各ＣＰＵに負荷を分散させる方
式を採ることが多い。このようなシステムでデュアルポ
ートメモリが広く使われている。デュアルポートメモリ
には書込みポートと読出しポートの２つのポートを有す
るもの例えばファーストイン・ファーストアウト・メモ
リ（ＦＩＦＯ）やラストイン・ファーストアウト・メモ
リ（ＬＩＦＯ）等のメモリがある。

【０００２】

【従来の技術】複数のＣＰＵが１つのデュアルポートメ
モリを共有する例を図６（ａ）に示す。ＣＰＵＬ　とＣ
ＰＵＲ　の間にデュアルポートメモリＤＰＭが配置され
、ふたつのＣＰＵの共有メモリとして使用されている。デュアルポート・メモリＤＰＭは制御線Ｌ１　を介して
ＣＰＵＬ　からアドレス制御情報、読出し・書込み制御
情報を受け、データバス線ＤＢ１　を介してＣＰＵＬ　
とデータのやりとりを行う。同時に、デュアルポートメ
モリＤＰＭは制御線Ｌ２　を介してＣＰＵＲ　からアド
レス制御情報、読出し・書込み制御情報を受け、データ
バス線ＤＢ２　を介してＣＰＵＲ　とデータのやりとり
を行う。この時、ふたつのＣＰＵは原則として互いに相
手方のＣＰＵの動作を意識することなく、独立にメモリ
をアクセスできる。

【０００３】計測器の場合を例に更に詳細に説明すると
、例えばＣＰＵＬ　には計測用の周辺機器が接続されて
、ＣＰＵＬ　はこの周辺機器を制御して計測を行い、そ
の結果をデュアルポートメモリＤＰＭに書込む。一方、
ＣＰＵＲ　には計測結果出力用の周辺機器（プリンタ、
ＣＲＴ等）が接続されて、該ＣＰＵＲ　はデュアルポー
トメモリから読出したデータを加工して、その結果を該
出力用周辺機器に送出する。このように計測作業と出力
作業を別のＣＰＵに分担させることによって、ひとつの
ＣＰＵに対する負荷が軽くなり、高速な動作が可能とな
る。

【０００４】このようなデュアルポートメモリは、一般
に図６（ｃ）に示したように構成される。この図のデュ
アルポートメモリＤＰＭにおいて、メモリセルアレイ１
０を除いた各回路は左ポート及び右ポート用に別々に用
意されており、各ポートから同一メモリセルに独立にア
クセス可能になっている。左ポートからはアドレス入力
ＡＯＬ〜ＡｎＬが左アドレス・バッファ３１に印加され
、その出力の一部は左行デコーダ２１に送出されて、メ
モリセルアレイ中の所望の行を選択する。左アドレス・
バッファ３１の残りの出力は左列デコーダ２３に送出さ
れて、メモリセルアレイ中の所望の例を選択する。この
ようにして選択された所望のメモリセルは、左ＩＯ回路
２５に電気的に接続され、読出し・書込み動作が可能と
なる。一方、左ポートに印加された他の制御信号／ＣＳ
Ｌ　，／ＷＥＬ　は左ＩＯバッファ３３を制御して、左
ＩＯ回路２５を介してメモリセルに対して読出し・書込
み動作を行う。右ポートに対しても、同様に右アドレス
・バッファ３２、右行デコーダ２２、右列デコーダ２４
、右ＩＯ回路２６、右ＩＯバッファ３４が設けられてお
り、左ポートと同様の動作によりメモリセルに対して読
出し・書込み動作を行う。

【０００５】上述のようなふたつのポートからの独立し
たアクセスを達成するために、デュアルポートメモリの
メモリセルは、通常図６（ｂ）のように構成される。図
では１２，１３が負荷素子であり、高抵抗ポリシリコン
等で形成される。また１４，１５はドレインとゲートが
クロス接続されたＭＯＳ　　ＦＥＴであり、これらの１
２〜１５の４素子でフリップ・フロップを構成して記憶
を保持することは通常のスタティック・メモリと同様で
ある。デュアルポート・メモリでは、このフリップ・フ
ロップ１１に対して、２組の伝送手段が接続されている
。即ち、フリップ・フロップ１１はゲートを左ポート行選
択線ＷＬＬ　に接続された第一の伝送用トランジスタペ
ア１６，１７を介して左ポート・ビット線ＢＬＬ　，／
ＢＬＬ　に各々接続され、また、ゲートを右ポート行選
択線ＷＬＲ　に接続された第二の伝送用トランジスタペ
ア１８，１９を介して右ポート・ビット線ＢＬＲ　，／
ＢＬＲ　に各々接続される。このようにすることによっ
て、各ポートは同一のメモリセルアレイに対して独立に
アクセス可能となる。

【０００６】ところで一般に、ある装置からのデータを
他の装置が処理する場合には、各々の装置のデータ処理
速度が異なるため、その間に介在してデータの受け渡し
を仲介するレート・バッファが必要となる。例えば、Ｃ
ＰＵの処理データをプリンタに出力するような場合、Ｃ
ＰＵからの処理データの転送速度はプリンタの印字速度
よりも速いため、一旦ＣＰＵからの転送データを蓄え、
プリンタの処理速度に合わせてそのデータをプリンタに
送出するバッファが必要となり、このような用途には通
常ＦＩＦＯが用いられる。

【０００７】ＦＩＦＯ型記憶装置は、通常、図６（ｄ）
に示すように構成される。この図において、４０はＦＩ
ＦＯメモリであり、メモリセルアレイ１０、書込み回路
４１、書込ポインタ４２、読出し回路４３、読出ポイン
タ４４により構成される。書込みポインタ４２には書込
みクロック／Ｗが入力されており、メモリセルアレイ１
０のどの番地に書込みを行うかの情報、即ち書込みアド
レスをクロック／Ｗに従ってシーケンシャルに発生する
。書込み回路４１は、書込ポインタ４２によって指示さ
れた番地に対してＤｉｎに与えられた入力データを書込
む。一方読出ポインタ４４には読出しクロック／Ｒが入
力されており、メモリセルアレイ１０のどの番地から読
出しを行うかの情報、即ち読出しアドレスをクロック／
Ｒに従ってシーケンシャルに発生する。読出し回路４３
は、読出しポインタ４４によって指示された番地に対し
て読出し動作を行い、その読出しデータをＤｏｕｔ　に
出力する。なお、書込みポインタ４２及び読出しポイン
タ４４にはリセット信号／ＲＳＴが入力され、両ポイン
タを初期設定（０番地に設定）できるようになっている
。ポインタは具体的にはカウンタであり、クロックを計
数してその計数値をアドレスとする。最初リセット信号
でクリアし、ポインタ４２は各書込みで入力するクロッ
ク／Ｗを計数し、またそれより遅れて読出しを行ない、
ポインタ４４は各読出し毎に入力するクロック／Ｒを計
数し、ポインタ４４の計数値はポインタ４２の計数値を
越えることはないようにすることで、ＦＩＦＯ動作を実
行することができる。

【０００８】デュアルポートメモリをＦＩＦＯメモリに
利用でき、この場合左Ｌ側、右Ｒ側は一方が書込み側（
書込み専用）、他方が読取り側（読出し専用）に固定さ
れる。勿論、デュアルポートメモリそれ自体は左，右側
が書込み、読出し側に任意、随時なることができる。

【０００９】デュアルポート・メモリセルは上記のよう
な回路構成となっているが、このセルに対する書込みを
図７で説明する。図７のメモリセル部分は図６（ｂ）と
同じであるため説明は省略する。各ポートのビット線対
には各々負荷トランジスタ５１〜５４が接続され、ビッ
ト線のレベルを維持する。また各ポートのデータ線対Ｄ
Ｂ，／ＤＢにも各々負荷トランジスタ５９〜６２が接続
され、データ線のレベルを維持している。さらに各々の
ポートのビット線対とデータ線対との間には列選択用の
トランジスタ５５〜５８が介挿されており、各ポートの
列選択信号ＹＬ　又はＹＲ　で導通を制御されている。ここでは図示していないが、データ線対にはセンスアン
プが接続されて、読出し時にデータ線対の読出しレベル
をセンスする。また、書込み回路もデータ線に接続され
て、セルへの書込みを制御する。図７（ａ）では、右ポ
ートから書込みを行う場合について説明するために、右
ポートのみに書込み回路（６３〜６６で構成される回路
部分）を図示している。

【００１０】まず、図７（ａ）で右ポートから選択セル
へデータ“Ｈ”を書込む場合を考えることとし、この時
左ポートは右ポートから書込みを行っている行を選択し
ていないものとする。即ち、ワード線ＷＬＲ　には“Ｈ
”レベル，ＷＬＬ　には“Ｌ”レベルが与えられている
ものとする。上記“Ｈ”を書込むために、入力ＩＮＲ　
に“Ｈ”，／ＩＮＲ　に“Ｌ”が与えられる。この時、
書込み回路のトランジスタは６３，６６がオン、６４，
６５がオフとなり、その結果データ線ＤＢＲ　に“Ｈ”
、／ＤＢＲに“Ｌ”が出力される。このデータ線レベル
は列選択トランジスタ５７，５８を介してビット線に伝
達されて、ＢＬＲ　を“Ｈ”，／ＢＬＲ　を“Ｌ”とし
、この結果メモリセル１１のノードＣが“Ｈ”、ノード
／Ｃが“Ｌ”となり、これによってトランジスタ１５が
オン、１４がオフになり、“Ｈ”書込みが達成される。この時“Ｌ”側のビット線レベルは、ビット線負荷トラ
ンジスタ５４及びデータ線負荷トランジスタ６２からの
負荷電流Ｉ１　，Ｉ２　によってグランド・レベルに対
して浮いたレベルとなるが、負荷トランジスタ５４，６
２のｇｍは書込み回路のトランジスタ６６のｇｍよりも
通常小さく設定されるために、このレベルの浮き（上昇
）は僅か（通常数百ｍＶ程度）である。書込み時には、
このレベルが伝送トランジスタ１８を介してセルのノー
ド／Ｃに書込まれるが、これはクロスカップルされたセ
ルの他方のトランジスタ１４を充分にオフさせるレベル
であり、従って安定な書込みができる。

【００１１】右ポートと左ポートが別々の行を選択して
いる場合は、このように通常のシングルポート・メモリ
と同様の書込み動作が行われ、デュアルポート・メモリ
特有の問題は生じない。しかし、右ポートと左ポートが
同一の行を選択している場合の書込み動作は、以下に示
すように通常のシングルポート・メモリと異なり、問題
を生じやすい。

【００１２】左右両ポートが同一の行を選択し、且つ一
方のポート（例えば右ポート）から書込み（例えば“Ｈ
”書込み）を行う場合を次に図７（ｂ）を参照して説明
する。この場合の動作は、殆ど上記の左右両ポートが別
々の行を選択している場合と同様であるが、左ポートの
行選択線ＷＬＬ　が“Ｈ”レベルとなっている点が大き
く相違する。このために、左ポートのビット線負荷トラ
ンジスタ５２からメモリセルの左ポート伝送トランジス
タ１７を介してメモリセルのノード／Ｃに流入する電流
が生じる。また、左右両ポートが行のみでなく、列も同
一列を選択しているような場合には、左ポートの列選択
トランジスタ５６もオンしているために、左ポートのデ
ータバス線負荷トランジスタ６０からの電流もメモリセ
ルに流入することになる。このようにセルのノード／Ｃ
に流入してきた左ポートからの電流は、メモリセルの右
ポート伝送トランジスタ１９及び右ポートの列選択トラ
ンジスタ５８を介して右ポートの書込み回路を構成する
トランジスタ６６に吸収される。このように、左右両ポ
ートが同一行を選択した場合は、書込みトランジスタ６
６はより多くの負荷電流を吸収しなければならず、従っ
て、“Ｌ”側のビット線レベル／ＢＬの上昇を生じてし
まう。さらに、メモリセルの二つの伝送トランジスタ１
７，１９に左ポートのビット線負荷トランジスタ５２か
らの電流が流れるために、メモリセルのノード／Ｃのレ
ベルは、／ＢＬＬ　と／ＢＬＲ　のレベルをトランジス
タ１７と１９のｇｍ比で分割したレベルとなる。一方、
トランジスタ１７と１９とは通常同一のチャネル長・チ
ャネル幅に設計されるから、このノード／Ｃのレベルは
、１．５Ｖ程度のかなり高いレベルとなってしまう。こ
のレベルはクロスカップルしたセルの他方のトランジス
タ１４をオフさせることができず、従って書込み動作の
不安定化を招いてしまう。

【００１３】

【発明が解決しようとする課題】以上のように、従来技
術によるデュアルポート・メモリでは、両ポートが同一
行を選択した時の書込み動作が不安定になってしまうと
いう問題点を抱えていた。本発明は、このようなデュア
ルポート・メモリ特有の問題を解決し、常に安定な書込
み動作を行えるようにすることを目的とするものである
。

【００１４】

【課題を解決するための手段】本発明ではデュアルポー
ト・メモリの２つのポートが同一行を選択しかつ一方の
ポートから書込みが行われた場合、少なくとも該書込み
動作中は他方のポートの行選択線の選択レベルを、通常
選択レベルと非選択レベルの間のレベルに低下させるよ
うにした。図１（ａ）のアドレス一致検出回路７０が上
記同一行選択を検出する回路であり、右行，左行デコー
ダ電源制御回路７１，７２が上記選択レベルを低下させ
る回路である。また本発明ではデュアルポート・メモリ
の２つのポートが同一行を選択しかつ一方のポートから
書込みが行われた場合、該書込み動作中は他方のポート
のデータ線負荷のインピーダンスを高くするようにした
。図１（ｂ）の右，左データ線負荷制御回路７３，７４
が、上記データ線負荷のインピーダンスを高くする回路
である。

【００１５】また本発明では書込みポート及び読出しポ
ートの二つの専用ポートを有するデュアルポート・メモ
リにおいては、セルの読出しポート側伝送トランジスタ
の選択時のインピーダンスを、セルの書込みポート側伝
送トランジスタの選択時のインピーダンスよりも高くな
るように設定した。これは伝送トランジスタのチャネル
幅を変える、チャネル長を変える、ゲート電圧を変える
、等により実施でき、図２にこの各例を示す。

【００１６】

【作用】デュアルポートメモリにおいて２つのポートが
同一行を選択し、かつ一方のポートから書込みが行なわ
れる（他方のポートは読出し。これは同じセルへの同時
書込みは禁止される、ＦＩＦＯなら一方が書込みなら必
ず他方は読出し、に依る）とき、読出し側から電流が流
入し、Ｌレベルを上げて書込みを不安定にするが、これ
は流入電流を制限する、Ｌレベルの上昇を抑止する、こ
とにより改善できる。

【００１７】図１（ａ）では読出し側の行選択線（ワー
ド線）の選択レベル（Ｈレベル）を下げ、伝送トランジ
スタ１７のインピーダンスを上げることで上記のことを
行なっている。また図１（ｂ）ではデータ線、ビット線
負荷６０，５２のインピーダンスを高くすることで上記
のことを行なっている。更に図２では伝送トランジスタ
のサイズを変えて上記のことを行なっている。

【００１８】

【実施例】図１，２を詳細に説明する。図１（ａ）では
右ポートの行アドレスＡＯＲ〜ＡｉＲ及び左ポートの行
アドレスＡＯＬ〜ＡｉＬは、各々アドレスバッファ３２
，３１によってＭＯＳレベルに変換された後、アドレス
一致検出回路７０に送出され、右ポートと左ポートの行
アドレスが一致しているか否かがチェックされる。アド
レス一致検出回路７０は、左右両ポートの行アドレスが
一致したとき一致検出出力ＡＭを発生し、これを左右の
各行デコーダ電源制御回路７１，７２に送出する。右行
デコーダ電源制御回路７１は、該出力ＡＭと左ポートの
書込み制御信号／ＷＥＬ　を入力されて、右ポートの行
デコーダ２２に電源レベルＶＣＲを送出する。同様にし
て、左行デコーダ電源制御回路７２は、該出力ＡＭと右
ポートの書込み制御信号／ＷＥＲ　を入力されて、左ポ
ートの行デコーダ２１に電源レベルＶＣＬを送出する。左右の各行デコーダ２２，２１は、この電源レベルとア
ドレス・バッファからの出力信号を入力されて、行選択
線に出力を送出する。

【００１９】図３（ａ）は、アドレス一致検出回路７０
の構成例を示した図であり、複数の排他的ＯＲ（以後Ｅ
ＯＲと略称する）回路Ｇ１１，Ｇ１２，……とノア回路
Ｇ１０とで構成される。ＥＯＲ回路は各アドレス・ビッ
トＡ０　，Ａ１　，……毎に設けられ、右及び左のアド
レス信号が入力され、左右のアドレスが一致していれば
“Ｌ”、不一致であれば“Ｈ”の各信号を出力する。ノ
ア回路Ｇ１０は、この信号を入力されて、左右のアドレ
スが全て一致していれば“Ｈ”、不一致であれば“Ｌ”
の信号ＡＭを出力する。

【００２０】図３（ｂ）は、行デコーダ電源制御回路７
１，７２の構成例を示したもので、インバータＩ１　，
Ｉ２　、ナンドゲートＧ１１、ＰチャネルＦＥＴ　　Ｑ
１　、ＮチャネルＦＥＴ　　Ｑ２　，Ｑ３　からなって
いる。この回路には書込み制御信号／ＷＥ及びアドレス
一致検出信号ＡＭが入力され、左右両ポートのアドレス
が一致している（ＡＭ＝Ｈ）期間に書込み信号が印加さ
れると、インバータＩ２　の出力ＬＣが“Ｈ”になる。３つのＦＥＴ　　Ｑ１　〜Ｑ３　の接続点がこの電源制
御回路の出力端ＶＣであり、ＬＣが“Ｌ”の時にはＱ１
　がオン、Ｑ２　がオフとなってＶＣにはＶＣＣレベル
が出力される。またＬＣが“Ｈ”の時にはＱ１　がオフ
、Ｑ２　がオンとなって、常時オンしているトランジス
タＱ３　によってＶＣにはＶＣＣ−Ｖｔｈのレベルが出
力される。トランジスタＱ２　は狭チャネル幅、長チャ
ネル長の低ｇｍのＦＥＴであり、Ｑ２　，Ｑ３　がとも
にオンの時即ちＬＣが“Ｈ”の時には、ＶＣにはＶＣＣ
−Ｖｔｈ（ＶｔｈはＱ３　の閾値電圧）のレベルが出力
される。

【００２１】この電源制御回路の出力ＶＣは、行選択線
を駆動する行デコーダ回路の最終段インバータの電源と
して供給される。この様子を図３（ｃ）に示す。この図
でＧ１２はナンド回路，Ｑ５　はＰチャネルトランジス
タ、Ｑ６　はＮチャネルトランジスタであり、Ｑ５　，
Ｑ６　によって行デコーダ回路２１，２２の最終段イン
バータが構成されているが、その電源はＶＣＣではなく
ＶＣとなっている。従って、該デコーダ回路の“Ｌ”レ
ベル出力は通常のインバータと同様０Ｖであるが、“Ｈ
”レベル出力はＶＣＣではなくＶＣであり、メモリの動
作状態に対応してＶＣＣ又はＶＣＣ−Ｖｔｈのどちらか
のレベルをとる。

【００２２】図４（ａ）は上述の図１（ａ）の動作のタ
イムチャートである。ここでは、従来技術の項における
説明と同様に、左ポートのアドレスが右ポートのアドレ
スに一致しかつ右ポートから書込みが行われたとする。図のＴ１　は左ポートのアドレスが変化して右ポートの
アドレスに一致した時刻、Ｔ２　は右ポートに書込み信
号が印加された時刻、Ｔ３　は右ポートが書込み動作を
終了した時刻、Ｔ４　は左ポートのアドレスが変化して
左ポートと右ポートのアドレスが不一致となった時刻を
各々示している。

【００２３】まず時刻Ｔ１　迄は左右両ポートのアドレ
スが不一致であるため、アドレス一致検出出力ＡＭは“
Ｌ”レベルであり、これを受けて信号ＬＣも“Ｌ”レベ
ルとなっている。この時のＶＣはＶＣＣレベルである。時刻Ｔ１　で左ポートのアドレスが変化して、右ポート
のアドレスに一致するため出力ＡＭは“Ｈ”レベルとな
るが、右ポートは書込み動作に入っていないため出力Ｌ
Ｃは“Ｌ”レベルのままで、従ってＶＣもＶＣＣレベル
に保持される。なお、このアドレスで選択される行の行
選択線ＷＬＬ　のレベルは、時点Ｔ１　でＶＣＣレベル
となる。次に時刻Ｔ２　で右ポートが書込み動作に入る
と、出力ＬＣが“Ｈ”レベルとなり、ＶＣはＶＣＣ−Ｖ
ｔｈレベルに低下する。これを受けて左ポートの選択行
の“Ｈ”レベルもＶＣＣ−Ｖｔｈレベルに低下する。時
刻Ｔ３　で右ポートの書込みが終了すると、ＶＣは再び
ＶＣＣレベルに復帰し、行選択線の“Ｈ”レベルもＶＣ
Ｃに復帰する。さらに，時刻Ｔ４　で左ポートのアドレ
スが変化すると、該行選択線のレベルは０Ｖになるとと
もに、アドレス一致検出出力ＡＭは不一致を検出して“
Ｌ”となる。

【００２４】以上が図１（ａ）の実施例の動作概要であ
る。このように左右両ポートが同一行を選択し、かつ一
方のポートが書込み動作に入った時に、他方の読出しポ
ート側行選択線の“Ｈ”レベルを低下させることによっ
て安定な書込みができる理由について以下に説明する。図７（ｂ）で説明したように、左右両ポートが同一行を
選択しかつ一方（本例では右）のポートから書込みを行
った場合、メモリセルのノード／Ｃのレベルは、／ＢＬ
Ｌ　と／ＢＬＲ　のレベルをトランジスタ１７と１９の
ｇｍの比で分割したレベルとなるが、本発明ではこの時
の読出しポート側の行選択線レベル（即ちＷＬＬ　レベ
ル）を低下させることによってトランジスタ１７のｇｍ
を低下させるため、ノード／Ｃのレベルは従来例よりも
低下し、その結果クロスカップルされたセルのトランジ
スタ１４をオフ状態にし易くなる。このために、このよ
うなデュアルポート・メモリ特有の状況下でも安定した
書込み動作を保証することが可能となる。

【００２５】図１（ｂ）のデータ線負荷制御回路７３，
７４の実施例を図３（ｄ）に、メモリ全体の実施例を図
５に示す。図３（ｄ）に示すように、データ線負荷制御
回路７３，７４はインバータＩ３　，Ｉ４　とナンドゲ
ートＧ１３からなっている。この回路には書込み制御信
号／ＷＥＬ又は／ＷＥＲ　とアドレス一致検出信号ＡＭ
が入力され、左右両ポートのアドレスが一致している期
間に書込み信号が印加されると、インバータＩ４　の出
力ＬＣＲ　又はＬＣＬ　に“Ｈ”を出力する。

【００２６】このデータ線負荷制御回路の出力ＬＣＲ　
及びＬＣＬが、右ポート及び左ポートのデータ線負荷に
送出されて、そのインピーダンスを制御する。図５では
、全図を通してそうであるが、他の図と同じ部分には同
じ符号が付してある。図示のようにビット線負荷回路５
１〜５４、データ線負荷回路５９〜６２には、Ｐチャネ
ルＦＥＴ７７〜８２，７５，７６，８５，８６が直列に
挿入され、出力ＬＣＬ　がＨのときトランジスタ７５，
７６，７７，７８のインピーダンスが高くなり、出力Ｌ
ＣＲ　がＨのときトランジスタ８１，８２，８５，８６
のインピーダンスが高くなる。トランジスタ７９と８０
は右側コラム選択信号ＹＲ　がＨのときインピーダンス
が高くなり、トランジスタ８５，８６は左側コラム選択
信号ＹＬ　がＨのときインピーダンスが高くなる。

【００２７】図５の動作を、図４（ｂ）を参照して説明
する。図４（ｂ）でも、従来技術の説明と対比できるよ
うに、左右のポートが同一の行を選択し、かつ右ポート
から“Ｈ”を書込んだ場合を示す。図４（ｂ）のＴ１　
は左ポートのアドレスが変化して左右両ポートの少なく
とも行アドレスが一致した時刻、Ｔ２　は右ポートに書
込み信号が印加された時刻、Ｔ３　は右ポートが書込み
動作を終了した時刻、Ｔ４　は左ポートのアドレスが変
化して左右両ポートのアドレスが不一致となった時刻を
各々示す。

【００２８】まず時刻Ｔ１　迄は左右両ポートのアドレ
スが不一致であるため、アドレス一致検出出力ＡＭは“
Ｌ”レベルであり、これを受けて信号ＬＣＬ　ば“Ｌ”
レベルとなっている。従って、ビット線負荷回路を構成
するトランジスタ７７，７８及びデータ線負荷回路を構
成するトランジスタ７５，７６はオン状態となり、これ
らのトランジスタがないのと同様になって、ビット線及
びデータ線にはこれらのＰチャネルトランジスタに直列
に介挿されたＮチャネルトランジスタ５１，５２，５９
，６０を介してチャージ供給が行われる。

【００２９】時刻Ｔ１　において左右ポートの少なくと
も行アドレスが一致すると、出力ＡＭは“Ｈ”レベルと
なるが、右ポートは書込み動作に入っていないため出力
ＬＣＬ　は“Ｌ”レベルのままで、従ってビット線負荷
回路及びデータ線負荷回路の状態も、時刻Ｔ１　迄と同
様である。

【００３０】次に時刻Ｔ２　で右ポートが書込み動作に
入ると、出力ＬＣＬ　が“Ｈ”レベルとなり、ビット線
負荷回路を構成するトランジスタ７７，７８はオフ状態
となる。ここで、右ポートから書込みを行っている列は
、ＹＲ　が“Ｈ”レベルとなっているから、その列に対
応する左ポートのビット線負荷回路のトランジスタ７９
，８０もオフであり、この列のビット線負荷回路は全体
としてオフ状態に設定される。従って，従来例のような
、左ポートのビット線負荷からメモリセルの二つの伝送
トランジスタ１７，１９を介して右ポートの書込みトラ
ンジスタ６６に吸収される電流経路は発生せず、セルの
ノード／Ｃのレベルは低く保たれて、安全な書込み動作
が維持される。また、ＬＣＬ　が“Ｈ”であることによ
り、データ線負荷回路を構成するトランジスタ７５，７
６もオフであるから、左右両ポートが行のみでなく、列
も同一列を選択している場合でも、前記の有害電流経路
は発生しない。なお、右ポートから書込みを行っている
列以外についてはＹＲ　が“Ｌ”レベルであるから、ビ
ット線負荷回路はオンしているため、ビット線がフロー
ティング状態となって読出しが不安定になるようなこと
はない。時刻Ｔ３　で右ポートの書込みが終了すると、
ＬＣＬ　は再び“Ｌ”レベルに復帰し、ビット線負荷回
路及びデータ線負荷回路はオンとなる。

【００３１】次に図２を詳述する。ＦＩＦＯメモリでは
読出し側、書込み側が一定であるから上述の電流制限手
段は固定的なものを使用できる。こゝでも右側ポートが
書込み、左側ポートが読出し、とする（但しこれに固定
）。図２（ａ）では読出し用伝送トランジスタ１６，１
７のチャネル幅ＷＲ　は、書込み用伝送トランジスタ１
８，１９のチャネル幅ＷＷ　よりも狭く設定されている
。これによりセルの書込み用伝送トランジスタのインピー
ダンスを、読出し用伝送トランジスタのそれより低くす
ることができ、これらのトランジスタのインピーダンス
比で決定されるセルのノード／Ｃのレベルを低くするこ
とができる。

【００３２】図２（ｄ）では読出し用伝送トランジスタ
１６，１７のチャネル長ＬＲ　は、書込み用伝送トラン
ジスタ１８，１９のチャネル長ＬＷよりも長く設定され
ている。これにより同様効果を得ることができる。図２
（ｂ）（ｃ）は回路的に行なうもので、（ｂ）は書込み
（右）側、（ｃ）は読出し（左）側である。トランジス
タＱ７　とＱ８　，Ｑ９　とＱ１０はＣＭＯＳインバー
タを構成し、行デコーダのワード線ドライバを構成する
。（ｃ）ではこれにダイオード接続のトランジスタＱ１
１が直列に挿入される。ワード線選択時には、書込みポ
インタＷＰ、読出しポインタＲＰがＨになり、インバー
タＩ５　，Ｉ６　で反転されてＱ７　，Ｑ９　をオン、
Ｑ８　，Ｑ１０をオフにする。従ってワード線ＷＬＲ　
，ＷＬＬ　がＨレベルになるが、読出し側（ｃ）ではト
ランジスタＱ１１が入っているのでこの分だけ低く、例
えばＷＬＲ　＝ＶＣＣ，ＷＬＬ　＝ＶＣＣ−Ｖｔｈにな
る。ワード線の選択レベルが低ければ伝送トランジスタ
のインピーダンスが高く、これにより図２（ａ）（ｄ）
と同様な効果が得られる。

【００３３】

【発明の効果】以上に述べたように、本発明によれば、
デュアルポート・メモリにおいて、ふたつのポートが同
一行を選択し、かつ一方のポートから書込みが行われた
場合でも、従来例に見られたような書込みの不安定性を
回避することができる。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明の原理図（続き）である。

【図３】図１の各部の実施例を示す回路図である。

【図４】動作説明用のタイムチャートである。

【図５】図１（ｂ）の実施例を示す回路図である。

【図６】デュアルポートメモリの説明図である。

【図７】デュアルポートメモリにおける問題点の説明図
である。

【符号の説明】

２１，２２　　左，右行デコーダ７１，７２　　右，左行デコーダ電源制御回路７０　　
　　　　アドレス一致検出回路７３，７４　　右，左デ
ータ線負荷制御回路Ｗ　　　　　　チャネル幅Ｌ　　　　　　チャネル長１６〜１９　　伝送トランジスタ

Claims

【特許請求の範囲】

【請求項１】　　デュアルポート型の半導体集積記憶回
路において、２つのポートが同一行を選択しかつ一方の
ポートから書込みが行なわれるとき、少なくとも該書込
み動作中は他方のポート側の行選択線の選択レベルを、
通常選択レベルと非選択レベルの間のレベルに低下させ
る手段（７０，７１，７２）を備えることを特徴とする
半導体集積記憶回路。
【請求項２】　　デュアルポート型の半導体集積記憶回
路において、２つのポートが同一行を選択しかつ一方の
ポートから書込みが行なわれるとき、該書込み動作中は
他方のポート側のデータ線負荷のインピーダンスを高く
し及び又は、他方のポート側の、該書込みが行なわれる
列のビット線負荷のインピーダンスを高くする手段（７
０，７３　，７４）を備えることを特徴とする半導体集
積記憶回路。
【請求項３】　　書込み専用ポートと読出し専用ポート
を持つデュアルポート型の半導体集積回路において、セ
ル読出しポート側の伝送トランジスタの選択時のインピ
ーダンスを、セル書込みポート側伝送トランジスタの選
択時のインピーダンスより高くなるようにしたことを特
徴とする半導体集積記憶回路。
【請求項４】　　セル読出しポート側の伝送トランジス
タ（１６，１７）を、セル書込みポート側の伝送トラン
ジスタ（１８，１９）より、チャネル幅（Ｗ）を狭く及
び又はチャネル長（Ｌ）を長くしたことを特徴とする請
求項３記載の半導体集積記憶回路。
【請求項５】　　セル読出しポート側の伝送トランジス
タの選択時のゲートレベルを、セル書込み側伝送トラン
ジスタの選択時のゲートレベルより低くしたことを特徴
とする請求項３記載の半導体集積記憶回路。