JPH0196941A - フィルムキャリアを用いた半導体集積回路装置 - Google Patents
フィルムキャリアを用いた半導体集積回路装置Info
- Publication number
- JPH0196941A JPH0196941A JP62253742A JP25374287A JPH0196941A JP H0196941 A JPH0196941 A JP H0196941A JP 62253742 A JP62253742 A JP 62253742A JP 25374287 A JP25374287 A JP 25374287A JP H0196941 A JPH0196941 A JP H0196941A
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- JP
- Japan
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- wiring
- resistor
- transmission line
- metal foil
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistors, capacitors or inductors
- H05K1/167—Printed circuits incorporating printed electric components, e.g. printed resistors, capacitors or inductors incorporating printed resistors
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- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、半導体集積回路を実装するフィルムキャリア
を用いた半導体集積回路装置に関する。
を用いた半導体集積回路装置に関する。
（従来の技術）
近年半導体集積回路（ＩＣ）の分野では高速論理動作を
行なう化合物半導体集積回路の開発が盛んである。例え
ば、ガリウム砒素（ＧａＡｓ）基板上に電界効果トラン
ジスタ（ＦＥＴ）を集積化した集積回路では、そのスイ
ッチング速度が１００Ｐｓ程度の高速なものが得られて
おりこの様な高速論理動作を行なう半導体集積回路を従
来のパッケージに搭載するとチップ単体で有していた高
速性能が引き出せなくなるという問題が生じている。そ
の性能、劣化をもたらす原因の一つとして高速入力信号
を伝送する配腺部の終端の整合の取り方に起因するもの
がある。
行なう化合物半導体集積回路の開発が盛んである。例え
ば、ガリウム砒素（ＧａＡｓ）基板上に電界効果トラン
ジスタ（ＦＥＴ）を集積化した集積回路では、そのスイ
ッチング速度が１００Ｐｓ程度の高速なものが得られて
おりこの様な高速論理動作を行なう半導体集積回路を従
来のパッケージに搭載するとチップ単体で有していた高
速性能が引き出せなくなるという問題が生じている。そ
の性能、劣化をもたらす原因の一つとして高速入力信号
を伝送する配腺部の終端の整合の取り方に起因するもの
がある。
ＧａＡｓ ＦＥＴ集積回路の入力部がインピーダンスが
高い為に、ここの高速の入力信号が伝送線路を経由して
入力される場合直接入力されると入力された高速信号は
そこでほぼ完全反射を引き起こし、入力波形に干渉して
波形歪を正じさせ、正常な論理動作に支障をきたす。
高い為に、ここの高速の入力信号が伝送線路を経由して
入力される場合直接入力されると入力された高速信号は
そこでほぼ完全反射を引き起こし、入力波形に干渉して
波形歪を正じさせ、正常な論理動作に支障をきたす。
通常このような反射を防止する為に、第５図（ａ）に示
す様な高速の入力信号が回路に入る直前に伝送線路１１
の特性インピーダンスと同一の値を有する整合抵抗Ｒ１
番を配置して反射を防止するという方法がある。例えば
フィルム上に形成されたコブラナ線路、グランド付コプ
ラナ線路においてフィルム上で終端整合を取る場合、チ
ップの近傍において厚膜あるいは薄膜で抵抗を配置しよ
うとしても、十分なスペースがなく、伝送線路の施され
ている面と同一面上では、抵抗を配置することが困難で
ある。
す様な高速の入力信号が回路に入る直前に伝送線路１１
の特性インピーダンスと同一の値を有する整合抵抗Ｒ１
番を配置して反射を防止するという方法がある。例えば
フィルム上に形成されたコブラナ線路、グランド付コプ
ラナ線路においてフィルム上で終端整合を取る場合、チ
ップの近傍において厚膜あるいは薄膜で抵抗を配置しよ
うとしても、十分なスペースがなく、伝送線路の施され
ている面と同一面上では、抵抗を配置することが困難で
ある。
もう一つの終端抵抗の取り方として第５図（ｂ）に示す
ようなフィードスルーと呼ばれる方法がある。
ようなフィードスルーと呼ばれる方法がある。
この方法では、整合を取る場所（第５図（ｂ）のＣ）は
ＩＣチップの近傍に配置する必要はなくどんなＫＩＣチ
ップから離れていても良いという長所がある。例えばフ
ィルム上に形成されたコプラナ線路、グランド付コプラ
ナ線路において、フィルム上で整合終端を取る場合、伝
送線路を−たんチップの入力回路を通過させた後に整合
抵抗を終端電位面との間に配置するが、その場所はチッ
プから大きく離れアウターリードの近傍近くに配置する
ことが出来る。しかし、この場合入力１つに対して単純
に信号線路が２倍になる為元々期待されたアウターリー
ド付近では、整合抵抗を配置するスペースに子桁が出き
るだろうということはなく、やはシ入力数が増えると整
合抵抗を配置するスペースがなくなる。又この場合、整
合抵抗をフィルム外部に設ける場合においてもアクタ−
リードの数が入力数の２倍必要となシ、高密度な実装に
支障をきたすことになる。
ＩＣチップの近傍に配置する必要はなくどんなＫＩＣチ
ップから離れていても良いという長所がある。例えばフ
ィルム上に形成されたコプラナ線路、グランド付コプラ
ナ線路において、フィルム上で整合終端を取る場合、伝
送線路を−たんチップの入力回路を通過させた後に整合
抵抗を終端電位面との間に配置するが、その場所はチッ
プから大きく離れアウターリードの近傍近くに配置する
ことが出来る。しかし、この場合入力１つに対して単純
に信号線路が２倍になる為元々期待されたアウターリー
ド付近では、整合抵抗を配置するスペースに子桁が出き
るだろうということはなく、やはシ入力数が増えると整
合抵抗を配置するスペースがなくなる。又この場合、整
合抵抗をフィルム外部に設ける場合においてもアクタ−
リードの数が入力数の２倍必要となシ、高密度な実装に
支障をきたすことになる。
（発明が解決しようとする問題点）
以上の様に、フィルム上に伝送線路を有する面上に整合
抵抗を設けようとすると、入力信号数が増加した場合、
スペースがなく、固層であるという問題点がある。
抵抗を設けようとすると、入力信号数が増加した場合、
スペースがなく、固層であるという問題点がある。
本発明は、この点に鑑みてなされたもので、高速論理動
作を行なう半導体集積回路のための効率の良い整合終端
を有するフィルムキャリアを用いた半導体集積回路装置
を提供することを目的とする。
作を行なう半導体集積回路のための効率の良い整合終端
を有するフィルムキャリアを用いた半導体集積回路装置
を提供することを目的とする。
本発明においては伝送線路の特性インピーダンスと同じ
値を持つ抵抗をアレー状に絶縁フィルム上に設け、これ
をはさみ込む様に積層された金属箔配線を有する絶縁層
を形成し、その一方を高速信号を有する伝送線路とし、
他方を該伝送線路の終端電位を有する様にする。この伝
送線路と、アレー状に設けられた抵抗の一端を絶縁層に
形成されたスルーホールを介して接続し、抵抗のもう一
端と終端電位を有する金属箔配線を絶縁Ｊ−に形成され
たスルーホールを介して接続される。
値を持つ抵抗をアレー状に絶縁フィルム上に設け、これ
をはさみ込む様に積層された金属箔配線を有する絶縁層
を形成し、その一方を高速信号を有する伝送線路とし、
他方を該伝送線路の終端電位を有する様にする。この伝
送線路と、アレー状に設けられた抵抗の一端を絶縁層に
形成されたスルーホールを介して接続し、抵抗のもう一
端と終端電位を有する金属箔配線を絶縁Ｊ−に形成され
たスルーホールを介して接続される。
（作用）
本発明の様な構成とすれば、ＩＣの集積度が上がシ、入
力部の増加が行なわれても配線密度を低下させることな
く、テープキャリア上に終端抵抗を形成することが出来
る。また製造上においても伝送線路の配線を行なう加工
工程と、抵抗をアレー状に形成する加工工程とが完全に
分離出来るため相互の加工上における干渉が全くない。
力部の増加が行なわれても配線密度を低下させることな
く、テープキャリア上に終端抵抗を形成することが出来
る。また製造上においても伝送線路の配線を行なう加工
工程と、抵抗をアレー状に形成する加工工程とが完全に
分離出来るため相互の加工上における干渉が全くない。
（実施例）
以下本発明を図面を参照して詳細に説明する。
第１図に本発明の一実施例を示す斜視図、第２図に平面
図、第３図に第１，２図中Ａ −ＡＩで切ったときの断
面図、第４図に第１，２図中Ｂ −Ｂｌで切ったときの
断面図を示す、可撓性絶縁フィルム４゜５が積層されそ
の夫々に金属箔導体３及び６が図の様に配線されており
、配線３は高速入力信号を有する伝送線路で、終端電位
を有する導体面６と、一定の特性インピーダンスとなる
様調整されたマイクロストリップ伝送線路を形成してい
る。通常絶縁フィルム４，５はポリイミドなどであシ、
金属箔配線はＣｕなどで構成することが出来る。伝送線
路３はチップを搭載する為に設けられたフィルムキャリ
ア中央部の孔に延長されて配線され、半導体チップ２上
に設けられた電極パッド９とパンダを介して熱圧着接合
されている。さて、伝送線路３の特性インピーダンスと
同じ値を持つ抵抗８は絶縁フィルム５あるいは４上に図
のように形成されており、伝送線路３と抵抗８の一端が
、スルーホール７ａを介して図の様に接合され、又抵抗
８のもう一端は終端電位面を有する導体６とスルーホー
ル７ｂを介して、図の様に接合されている。
図、第３図に第１，２図中Ａ −ＡＩで切ったときの断
面図、第４図に第１，２図中Ｂ −Ｂｌで切ったときの
断面図を示す、可撓性絶縁フィルム４゜５が積層されそ
の夫々に金属箔導体３及び６が図の様に配線されており
、配線３は高速入力信号を有する伝送線路で、終端電位
を有する導体面６と、一定の特性インピーダンスとなる
様調整されたマイクロストリップ伝送線路を形成してい
る。通常絶縁フィルム４，５はポリイミドなどであシ、
金属箔配線はＣｕなどで構成することが出来る。伝送線
路３はチップを搭載する為に設けられたフィルムキャリ
ア中央部の孔に延長されて配線され、半導体チップ２上
に設けられた電極パッド９とパンダを介して熱圧着接合
されている。さて、伝送線路３の特性インピーダンスと
同じ値を持つ抵抗８は絶縁フィルム５あるいは４上に図
のように形成されており、伝送線路３と抵抗８の一端が
、スルーホール７ａを介して図の様に接合され、又抵抗
８のもう一端は終端電位面を有する導体６とスルーホー
ル７ｂを介して、図の様に接合されている。
抵抗８は薄膜技術あるいは厚膜によって、ＮｉやＣｒな
どを使うことにより形成することが出来る。具体的に言
えば絶縁層４，５の比誘電率を＆２．厚さを２５μｍと
し、伝送線路３の巾を１１０μとすれば、特性インピー
ダンス５ｏΩを得る仁とが出来る。又、抵抗８の材料を
Ｎｉ、Ｃｒ合金とすれば、その厚さを２μｍ巾を５０μ
ｍ長さを１７ｍとすれば、５０Ωの抵抗を得ることが出
来る。スルーホール７ａ、７ｂはメツキによって埋める
ことが出来、伝送線路３と抵抗８、そして終端電位を有
する導体面５と電気的に接続することが出来る。
どを使うことにより形成することが出来る。具体的に言
えば絶縁層４，５の比誘電率を＆２．厚さを２５μｍと
し、伝送線路３の巾を１１０μとすれば、特性インピー
ダンス５ｏΩを得る仁とが出来る。又、抵抗８の材料を
Ｎｉ、Ｃｒ合金とすれば、その厚さを２μｍ巾を５０μ
ｍ長さを１７ｍとすれば、５０Ωの抵抗を得ることが出
来る。スルーホール７ａ、７ｂはメツキによって埋める
ことが出来、伝送線路３と抵抗８、そして終端電位を有
する導体面５と電気的に接続することが出来る。
第６図は、抵抗層の平面図で、伝送線路と抵抗の位置関
係の実施例を示している。抵抗８ａは、伝送線路３がイ
ンナーリードに延長され、チップに向かう方向と平行で
ある場合であるが、抵抗はｇｂ、３ｃの様にインナーリ
ードに延長されチップに向かう方向と角度をもって配置
されていてもかまわないことを示している。
係の実施例を示している。抵抗８ａは、伝送線路３がイ
ンナーリードに延長され、チップに向かう方向と平行で
ある場合であるが、抵抗はｇｂ、３ｃの様にインナーリ
ードに延長されチップに向かう方向と角度をもって配置
されていてもかまわないことを示している。
第７図は、第１図に示した実施例が積層された場合の実
施例を示しており、（ａ）は第１図のＡ −ＡＩで切っ
た断面図に相当するもの、（ｂ）は第１図０Ｂ−３３１
で切った断面図に相当するものである。これらがさらに
積層されていてもかまわない。
施例を示しており、（ａ）は第１図のＡ −ＡＩで切っ
た断面図に相当するもの、（ｂ）は第１図０Ｂ−３３１
で切った断面図に相当するものである。これらがさらに
積層されていてもかまわない。
第８図は他の実施例で（ａ）は第１図のＡ ＋ ＡＩで
切りた断面図に相当するもの、（ｂ）は第１図のＢ −
Ｂｌで切った断面図に相当するものである。この場合は
伝送線路３は、絶縁層４，５に設けられたスルーホール
で終端電位を有する導体６に接続されない様に、抵抗８
の一端に電気的に接続し、抵抗８の他端を絶縁層５に設
けられたスルーホールで終端電位を有する導体６に、電
気的に接続される。
切りた断面図に相当するもの、（ｂ）は第１図のＢ −
Ｂｌで切った断面図に相当するものである。この場合は
伝送線路３は、絶縁層４，５に設けられたスルーホール
で終端電位を有する導体６に接続されない様に、抵抗８
の一端に電気的に接続し、抵抗８の他端を絶縁層５に設
けられたスルーホールで終端電位を有する導体６に、電
気的に接続される。
このような構成とすることで、テープキャリアの両面に
伝送線路を設けた場合においても、終端抵抗層は１層で
済むことになる。又、この様な構造を多層に積層しても
かまわない。
伝送線路を設けた場合においても、終端抵抗層は１層で
済むことになる。又、この様な構造を多層に積層しても
かまわない。
これらの実施例を組み合わせて出来た積層テープキャリ
アを構成してもかまわない。
アを構成してもかまわない。
前述の様な実施例の中の伝送線路はコプラナ伝送線路や
グランド付コブラナ線路であってもかまわない。
グランド付コブラナ線路であってもかまわない。
又前述の伝送線路がフィードスルー型伝送線路であって
もかまわない。
もかまわない。
本発明によれば次の様な効果が得られる。
（１） 高速な入力信号を必要とする入力の数が多く
なシ、パッドピッチが上がっても整合終端抵抗をテープ
キャリア上に容易に配置することが出来る。
なシ、パッドピッチが上がっても整合終端抵抗をテープ
キャリア上に容易に配置することが出来る。
（２） フィードスルー配線を用いた場合においては
、終端抵抗をテープキャリア内に容易に配置することが
出来る為、アクタ−ソードの数を減らすことが出来る。
、終端抵抗をテープキャリア内に容易に配置することが
出来る為、アクタ−ソードの数を減らすことが出来る。
このことは、実装密度の向上に大きく貢献する。
（３） 伝送線路と同一平面上に抵抗を配置する必要
がない為、！ＡＡＩ程上伝送線路を構成する工程と、抵
抗を構成する工程を分離することが出来、相方加工工程
の干渉がないために精度の良い加第１図は、本発明に係
わるテープキャリアの斜視図を示す図、第２図は第１図
の平面図、第３図及び第４図はそれぞれ第１図及び第２
図においてＡ−Ａ！、Ｂ−Ｂｌで切った断面図、第５図
は高速の入力の整合終端の取シ方を示す図、第６図は抵
抗る。
がない為、！ＡＡＩ程上伝送線路を構成する工程と、抵
抗を構成する工程を分離することが出来、相方加工工程
の干渉がないために精度の良い加第１図は、本発明に係
わるテープキャリアの斜視図を示す図、第２図は第１図
の平面図、第３図及び第４図はそれぞれ第１図及び第２
図においてＡ−Ａ！、Ｂ−Ｂｌで切った断面図、第５図
は高速の入力の整合終端の取シ方を示す図、第６図は抵
抗る。
１・・・フィルムキャリア
２・・・半導体集積回路チップ
３・・・伝送線路
４・・・絶縁線路
５・・・絶縁線路
６・・・終端電位を有する導体面
７・・・スルーホール
８・・・終端抵抗
９・慟・パッド
代理人 弁理士 則 近 憲 佑
同 松 山 光 之’Ｓ ２
Ｌ’； 戸 ３ 図 第 ４ λ 寡 ５ トづ 第 ６ 図 −７だ 戸 ８ パ。
Ｌ’； 戸 ３ 図 第 ４ λ 寡 ５ トづ 第 ６ 図 −７だ 戸 ８ パ。
Claims (3)
- （１）複数の金属箔配線が形成された可撓性絶縁フィル
ムと、突起電極を介して該金属箔配線に接続された半導
体装置とを設えたフィルムキャリアを用いた半導体集積
回路装置において、該金属箔配線が所定の特性インピー
ダンスに調整され、前記絶縁フィルムが多層に積層され
ており、且つ前記金属箔配線の特性インピーダンスと同
じ値を持つ抵抗をアレー状に配置した層が、前記絶縁層
を介して、前記金属箔によりはさみ込まれた構造を特徴
とするフィルムキャリアを用いた半導体集積回路装置。 - （２）前記積層絶縁フィルムの抵抗層をはさみ込む第一
の側の絶縁層上の金属箔配線と、前記抵抗がスルーホー
ルを介して抵抗の一端に接続され、該抵抗の他端が前記
抵抗層をはさみ込む第二の側の絶縁層上の金属箔配線と
スルーホールを介して接続されることを特徴とする特許
請求の範囲第１項記載のフィルムキャリアを用いた半導
体集積回路装置。 - （３）前記第一の側の絶縁層上の金属配線あるいは前記
第二の側の絶縁層上の金属配線が伝送線路の終端電位を
有することを特徴とする特許請求の範囲第１項記載のフ
ィルムキャリアを用いた半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62253742A JP2507483B2 (ja) | 1987-10-09 | 1987-10-09 | フィルムキャリアを用いた半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62253742A JP2507483B2 (ja) | 1987-10-09 | 1987-10-09 | フィルムキャリアを用いた半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0196941A true JPH0196941A (ja) | 1989-04-14 |
| JP2507483B2 JP2507483B2 (ja) | 1996-06-12 |
Family
ID=17255507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62253742A Expired - Lifetime JP2507483B2 (ja) | 1987-10-09 | 1987-10-09 | フィルムキャリアを用いた半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2507483B2 (ja) |
-
1987
- 1987-10-09 JP JP62253742A patent/JP2507483B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2507483B2 (ja) | 1996-06-12 |
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