JPH0196942A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0196942A JPH0196942A JP62254991A JP25499187A JPH0196942A JP H0196942 A JPH0196942 A JP H0196942A JP 62254991 A JP62254991 A JP 62254991A JP 25499187 A JP25499187 A JP 25499187A JP H0196942 A JPH0196942 A JP H0196942A
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- JP
- Japan
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- integrated circuit
- circuit chip
- resin film
- lead wire
- resistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
- H10W72/07251—Connecting or disconnecting of bump connectors characterised by changes in properties of the bump connectors during connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体集積回路装置に係り、特にＧａＡｓ集積
回路に代表される高速動作の集積回路の実装構造に関す
る。
回路に代表される高速動作の集積回路の実装構造に関す
る。
（従来の技術）
高速論理動作を行う半導体集積回路としてＧａＡｓ集積
回路が知られている。近年、Ｇ ａ Ａ ｓ Ｍ Ｅ
Ｓ Ｆ Ｅ Ｔを集積して、スイッチング速度１００
ｐ ｓｅｅ程度の高速動作を実現したものが得られてい
る。しかしこの様な高速動作を行う集積口路チップを従
来のパッケージに搭載した場合、チップ単体で得られる
高速性能が引出されないという問題がある。その性能劣
化の原因として、高速入力信号が入る配線部の整合終端
のとり方と、ボンディング・ワイヤの効果がある。これ
らの問題を少し詳しく説明する。
回路が知られている。近年、Ｇ ａ Ａ ｓ Ｍ Ｅ
Ｓ Ｆ Ｅ Ｔを集積して、スイッチング速度１００
ｐ ｓｅｅ程度の高速動作を実現したものが得られてい
る。しかしこの様な高速動作を行う集積口路チップを従
来のパッケージに搭載した場合、チップ単体で得られる
高速性能が引出されないという問題がある。その性能劣
化の原因として、高速入力信号が入る配線部の整合終端
のとり方と、ボンディング・ワイヤの効果がある。これ
らの問題を少し詳しく説明する。
ＧａＡｓ論理集積回路の信号人力部の
ＭＥＳＦＥＴに、信号配線を通して高速入力信号が供給
される場合、ＭＥＳＦＥＴのゲート部で信号の反射を生
じると波形歪みの原因となり、正常な論理動作に支障を
来たす。これを防止するためには、終端抵抗を設けて整
合をとることが必要である。例えば、通常のパッケージ
を用いてＧａＡｓ論理集積回路チップを実装し、信号入
力端子となるリード端子に終端抵抗を設けることが考え
られる。第８図はそのような終端を行った場合の等価回
路である。２１はパッケージ外部の信号入力配線、２２
がパッケージ、２３がこのパッケージ内に搭載された集
積回路チップの入力端ＭＥＳＦＥＴであり、２４が終端
抵抗である。しかし、スイッチング速度が１００ ｐ
ｓｅｅ或いはそれ以下という高速動作の集積回路では、
パッケージ外部に終端抵抗をつけても、問題は完全には
解決されない。整合終端部Ａ点からパッケージ内部の入
力部ＭＥＳＦＥＴのゲート端子８点までの配線がオーブ
ンスタブとなり、これが入力信号のリンギングの原因と
なるからである。これを避けるためには、第１０図に示
すように終端抵抗２４をパッケージ２２内部の、集積回
路チップ近くに搭載することが必要である。具体的には
、厚膜印刷によりパッケージ内に終端抵抗を設ける方法
、或いはチップ抵抗を配置する方法等が考えられる。
される場合、ＭＥＳＦＥＴのゲート部で信号の反射を生
じると波形歪みの原因となり、正常な論理動作に支障を
来たす。これを防止するためには、終端抵抗を設けて整
合をとることが必要である。例えば、通常のパッケージ
を用いてＧａＡｓ論理集積回路チップを実装し、信号入
力端子となるリード端子に終端抵抗を設けることが考え
られる。第８図はそのような終端を行った場合の等価回
路である。２１はパッケージ外部の信号入力配線、２２
がパッケージ、２３がこのパッケージ内に搭載された集
積回路チップの入力端ＭＥＳＦＥＴであり、２４が終端
抵抗である。しかし、スイッチング速度が１００ ｐ
ｓｅｅ或いはそれ以下という高速動作の集積回路では、
パッケージ外部に終端抵抗をつけても、問題は完全には
解決されない。整合終端部Ａ点からパッケージ内部の入
力部ＭＥＳＦＥＴのゲート端子８点までの配線がオーブ
ンスタブとなり、これが入力信号のリンギングの原因と
なるからである。これを避けるためには、第１０図に示
すように終端抵抗２４をパッケージ２２内部の、集積回
路チップ近くに搭載することが必要である。具体的には
、厚膜印刷によりパッケージ内に終端抵抗を設ける方法
、或いはチップ抵抗を配置する方法等が考えられる。
しかし、通常内部に段差を有するパッケージ内に厚膜印
刷により抵抗を形成することは困難である。
刷により抵抗を形成することは困難である。
また、チップ抵抗を搭載することは、パッケージ内に大
きいスペースを必要とするため、これも好ましくない。
きいスペースを必要とするため、これも好ましくない。
第８図とは別の終端抵抗のとり方として、第９図に示す
フィードスルーと呼ばれる方式がある。
フィードスルーと呼ばれる方式がある。
これは、パッケージの入力端子部Ａ点からの信号配線を
入力部ＭＥＳＦＥ７２３のゲート端子部Ｂを通過させて
パッケージの他の端子部Ｃまで配設し、この端子部Ｃ点
に終端抵抗２４を設ける。この方式では、第８図の方式
に比べてオーブンスタブ長は短くなるが、パッケージ内
の信号入力配線数が単純に２倍になる。従って更に集積
回路の集積度が向上し、入力端子数の増加、ボンディン
グ・パッドの高密度化が進むとパッケージ内配線が困難
になる。
入力部ＭＥＳＦＥ７２３のゲート端子部Ｂを通過させて
パッケージの他の端子部Ｃまで配設し、この端子部Ｃ点
に終端抵抗２４を設ける。この方式では、第８図の方式
に比べてオーブンスタブ長は短くなるが、パッケージ内
の信号入力配線数が単純に２倍になる。従って更に集積
回路の集積度が向上し、入力端子数の増加、ボンディン
グ・パッドの高密度化が進むとパッケージ内配線が困難
になる。
第８図および第９図の方式に共通の問題として、ワイヤ
・ボンディングの問題がある。パッケージ内部配線と集
積回路チップ上の端子との間をボンディング接続した場
合、通常弧を描いて接続されるボンディング・ワイヤが
、ギガ・ビット／ ｓｅｅの高速信号処理を行う集積回
路ではオーブンスタブとして無視できない長さになる。
・ボンディングの問題がある。パッケージ内部配線と集
積回路チップ上の端子との間をボンディング接続した場
合、通常弧を描いて接続されるボンディング・ワイヤが
、ギガ・ビット／ ｓｅｅの高速信号処理を行う集積回
路ではオーブンスタブとして無視できない長さになる。
またそのバラツキは特性の均一性を損う。集積回路の高
集積化が進み、ボンディング・パッドが高密度になると
、ボンディングのツールが隣接するワイヤと接触してボ
ンディングができなくなるという問題や、ボンディング
・パッドの大きさやピッチをある程度以上小さくできな
いために集積回路チップサイズを余り小さくすることが
できず、チップ上での信号配線長を短くできないといっ
た問題もある。
集積化が進み、ボンディング・パッドが高密度になると
、ボンディングのツールが隣接するワイヤと接触してボ
ンディングができなくなるという問題や、ボンディング
・パッドの大きさやピッチをある程度以上小さくできな
いために集積回路チップサイズを余り小さくすることが
できず、チップ上での信号配線長を短くできないといっ
た問題もある。
（発明が解決しようとする問題点）
以上のように通常の半導体集積回路の実装構造では、Ｇ
ａＡｓ論理集積回路のような高速動作を行う場合その高
速性能を十分に引出すことができない、という問題があ
った。
ａＡｓ論理集積回路のような高速動作を行う場合その高
速性能を十分に引出すことができない、という問題があ
った。
本発明はこの様な問題を解決した半導体集積回路装置を
提供することを目的とする。
提供することを目的とする。
［発明の構成］
（問題点を解決するための手段）
本発明では、半導体集積回路チップの実装にＴ Ａ Ｂ
（Ｔ ａｐｅ Ａ ｕＬｏｍａｔｅｄ Ｂ ｏｎ
ｄｉｎｇ）方式を採用する。ＴＡＢ基板は、テープ状の
樹脂フィルムに集積回路チップの載置部と、集積回路チ
ップと接続される金属箔からなるリード配線が形成され
たものである。この実装方式は、フィルムキャリア等と
も称される。この様なＴＡＢ方式の集積回路構造におい
て本発明は、樹脂フィルム上のリード配線のうち集積回
路チップの高速信号入力端子に接続されるリード配線部
を、所定の特性インピーダンスに調整されたものとし、
かつその様なリード配線に対して集積回路チップ近傍位
置で接続される終端抵抗を樹脂フィルム上に一体的に配
設したことを特徴とする。
（Ｔ ａｐｅ Ａ ｕＬｏｍａｔｅｄ Ｂ ｏｎ
ｄｉｎｇ）方式を採用する。ＴＡＢ基板は、テープ状の
樹脂フィルムに集積回路チップの載置部と、集積回路チ
ップと接続される金属箔からなるリード配線が形成され
たものである。この実装方式は、フィルムキャリア等と
も称される。この様なＴＡＢ方式の集積回路構造におい
て本発明は、樹脂フィルム上のリード配線のうち集積回
路チップの高速信号入力端子に接続されるリード配線部
を、所定の特性インピーダンスに調整されたものとし、
かつその様なリード配線に対して集積回路チップ近傍位
置で接続される終端抵抗を樹脂フィルム上に一体的に配
設したことを特徴とする。
（作用）
この様にＴＡＢ基板（フィルムキャリア）を用いてこの
上に終端抵抗を用いれば、素子に近接した位置で終端を
とることができるので、前述したオープンスタブの長さ
は非常に短（なり、その長さのバラツキも小さく、高速
入力信号の波形歪みを十分に小さくすることができる。
上に終端抵抗を用いれば、素子に近接した位置で終端を
とることができるので、前述したオープンスタブの長さ
は非常に短（なり、その長さのバラツキも小さく、高速
入力信号の波形歪みを十分に小さくすることができる。
また従来のパッケージとは異なり、終端抵抗を樹脂フィ
ルムに設けた貫通孔内に埋込み、あるいは薄膜抵抗によ
り形成する等、小さいスペースで容易に形成することが
できる。
ルムに設けた貫通孔内に埋込み、あるいは薄膜抵抗によ
り形成する等、小さいスペースで容易に形成することが
できる。
（実施例）
以下、本発明の詳細な説明する。
第１図（ａ）（ｂ）は、本発明の一実施例のＧａＡｓ集
積回路実装構造を示す平面図とそのＡ−Ａ’断面図であ
る。第２図（ａ）（ｂ）はその要部を拡大して示す断面
図とそのＢ−Ｂ’位置の切断面図である。ＧａＡｓ集積
回路は具体的には、Ｇ ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ
Ｅ Ｔを用いた、スイッチング速度１０ ｐ ｓｅｅ以
下の高速動作をおこなうマルチプレクサである。ＴＡＢ
基板は、ポリイミド或いはガラスエポキシ等の樹脂フィ
ルム１に、フォト・エツチングを利用してリード配線を
形成したものである。通常第５図に示すように長尺のテ
ープ状フィルムに繰返し配線パターンが形成されており
、これに集積回路チップが次々に搭載される。第１図で
はその１チツプ搭載部とその周辺のリード配線部を示し
ている。樹脂フィルム１は長尺状のポリイミドあるいは
ガラスエポキシなどの樹脂フィルムであり、パーフォレ
ーション用の孔の他に、集積回路チップ載置用の孔２、
終端抵抗形成用に貫通孔６が形成されている。この様な
フィルムの両面に銅箔を貼りこれをエツチングして、一
方の面にリード配線３、他方の面に接地導体８が形成さ
れている。樹脂フィルム１上のリード配線３は、集積回
路チップ載置部から放射状にパターン形成され、孔２の
部分にはリード配線の一部が舌片として突出ており、こ
の舌片が孔２に配置される集積回路チップ５上の突起電
極４に接続される。突起電極４は、Ｔｉ −Ｗ−Ａｕ
、 Ｔｉ −Ｐｔ −Ａｕ 。
積回路実装構造を示す平面図とそのＡ−Ａ’断面図であ
る。第２図（ａ）（ｂ）はその要部を拡大して示す断面
図とそのＢ−Ｂ’位置の切断面図である。ＧａＡｓ集積
回路は具体的には、Ｇ ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ
Ｅ Ｔを用いた、スイッチング速度１０ ｐ ｓｅｅ以
下の高速動作をおこなうマルチプレクサである。ＴＡＢ
基板は、ポリイミド或いはガラスエポキシ等の樹脂フィ
ルム１に、フォト・エツチングを利用してリード配線を
形成したものである。通常第５図に示すように長尺のテ
ープ状フィルムに繰返し配線パターンが形成されており
、これに集積回路チップが次々に搭載される。第１図で
はその１チツプ搭載部とその周辺のリード配線部を示し
ている。樹脂フィルム１は長尺状のポリイミドあるいは
ガラスエポキシなどの樹脂フィルムであり、パーフォレ
ーション用の孔の他に、集積回路チップ載置用の孔２、
終端抵抗形成用に貫通孔６が形成されている。この様な
フィルムの両面に銅箔を貼りこれをエツチングして、一
方の面にリード配線３、他方の面に接地導体８が形成さ
れている。樹脂フィルム１上のリード配線３は、集積回
路チップ載置部から放射状にパターン形成され、孔２の
部分にはリード配線の一部が舌片として突出ており、こ
の舌片が孔２に配置される集積回路チップ５上の突起電
極４に接続される。突起電極４は、Ｔｉ −Ｗ−Ａｕ
、 Ｔｉ −Ｐｔ −Ａｕ 。
Ｃｒ −Ｃｕ−Ａｕなどのバリアメタル上にＡｕメツキ
で形成される。リード配線３の表面にはＳｎあるいはＡ
ｕメツキが施されており、両者の接続は熱（３５０〜５
００℃）と荷重（３０〜８０ｇ／電極）を加えて、共晶
接合または熱圧着接合を行なう。
で形成される。リード配線３の表面にはＳｎあるいはＡ
ｕメツキが施されており、両者の接続は熱（３５０〜５
００℃）と荷重（３０〜８０ｇ／電極）を加えて、共晶
接合または熱圧着接合を行なう。
樹脂フィルム１のリード配線３のうち、集積回路チップ
５の入力端子に繋がる信号入力配線部に着目すると、集
積回路チップ５の近傍位置に設けられた貫通孔６内に銅
箔形成前に予め終端抵抗が埋設されていて、その一端が
リード配線３に接続され、他端が裏面の接地導体８に接
続されている。
５の入力端子に繋がる信号入力配線部に着目すると、集
積回路チップ５の近傍位置に設けられた貫通孔６内に銅
箔形成前に予め終端抵抗が埋設されていて、その一端が
リード配線３に接続され、他端が裏面の接地導体８に接
続されている。
リード配線３は、少なくとも高速信号入力端子につなが
るものは所定の特性インピーダンス（実施例では５０Ω
）に調整されており、終端抵抗７も同じ抵抗値に設定さ
れている。リード配線３の特性インピーダンスを調整す
るのは、配線幅、樹脂フィルム厚等により比較的簡単に
できるが、貫通孔６内に埋込む終端抵抗７の抵抗値を５
０Ωに調整するのは必ずしも容品ではない。例えば、樹
脂フィルム１の厚さを１２５μｍとして、これに形成し
た貫通孔内壁に形成する抵抗体の固有抵抗を１００〜３
００μΩφαとすると、その断面積を２．５〜７．５μ
ｍ２に調整することが必要である。現在の加工技術では
、樹脂フィルムへの開孔限界は直径５０Ｉｉｍ程度であ
るが、その内壁全面に抵抗体を形成して５０Ωを得よう
とすると、膜厚が０．０１６〜０．０４８μｍであるこ
とが要求され、これは実現が難しい。そこでこの実施例
では、第２図（ａ）（ｂ）に拡大して示したように終端
抵抗７は貫通孔６の内壁の一部に形成している。
るものは所定の特性インピーダンス（実施例では５０Ω
）に調整されており、終端抵抗７も同じ抵抗値に設定さ
れている。リード配線３の特性インピーダンスを調整す
るのは、配線幅、樹脂フィルム厚等により比較的簡単に
できるが、貫通孔６内に埋込む終端抵抗７の抵抗値を５
０Ωに調整するのは必ずしも容品ではない。例えば、樹
脂フィルム１の厚さを１２５μｍとして、これに形成し
た貫通孔内壁に形成する抵抗体の固有抵抗を１００〜３
００μΩφαとすると、その断面積を２．５〜７．５μ
ｍ２に調整することが必要である。現在の加工技術では
、樹脂フィルムへの開孔限界は直径５０Ｉｉｍ程度であ
るが、その内壁全面に抵抗体を形成して５０Ωを得よう
とすると、膜厚が０．０１６〜０．０４８μｍであるこ
とが要求され、これは実現が難しい。そこでこの実施例
では、第２図（ａ）（ｂ）に拡大して示したように終端
抵抗７は貫通孔６の内壁の一部に形成している。
こうしてこの実施例によれば、フィルムキャリア方式を
用いて、その樹脂フィルム上の集積回路チップ近傍に終
端抵抗を埋込むことによって、大きいスペースをとるこ
となく、集積回路チップの高速性能を充分に発揮する実
装を実現することができる。
用いて、その樹脂フィルム上の集積回路チップ近傍に終
端抵抗を埋込むことによって、大きいスペースをとるこ
となく、集積回路チップの高速性能を充分に発揮する実
装を実現することができる。
第３図は、他の実施例の第１図（ｂ）に対応する断面図
である。この実施例では樹フィルム１に集積回路チップ
５の載置用孔を設けず、フィルム１に形成したスルー配
線９によりリード配線２を集積回路チップ５上の突起電
極４に接続するようにしたものである。この実施例の利
点は、先の実施例のようにリード配線の舌片を必要とし
ないため、オーブンスタブがより短くなることである。
である。この実施例では樹フィルム１に集積回路チップ
５の載置用孔を設けず、フィルム１に形成したスルー配
線９によりリード配線２を集積回路チップ５上の突起電
極４に接続するようにしたものである。この実施例の利
点は、先の実施例のようにリード配線の舌片を必要とし
ないため、オーブンスタブがより短くなることである。
その他この実施例でも先の実施例と同様の効果が得られ
る。
る。
第４図は更に他の実施例の第１図（ｂ）に対応する断面
図である。この実施例では、第３図の実施例と同様、集
積回路チップ載置孔を有しない。
図である。この実施例では、第３図の実施例と同様、集
積回路チップ載置孔を有しない。
そして樹脂フィルム１のリード配線２が形成された面に
集積回路チップ５を載置する。即ちリード配線２の先端
部が突起電極４により集結回路チップ５に接続される。
集積回路チップ５を載置する。即ちリード配線２の先端
部が突起電極４により集結回路チップ５に接続される。
この実施例は、第３図の実施例でのスルー配線９が必要
なくなる点で有利である。
なくなる点で有利である。
第５図（ａ）（ｂ）は、更に他の実施例の断面図とその
終端抵抗部の拡大斜視図である。この実施例では、第１
図の実施例に対し、終端抵抗７を形成する貫通孔が閉じ
ていない例を示している。
終端抵抗部の拡大斜視図である。この実施例では、第１
図の実施例に対し、終端抵抗７を形成する貫通孔が閉じ
ていない例を示している。
具体的にこのような構造は、例えば終端抵抗用の貫通孔
が形成された樹脂フィルムに索子載置用孔を加工する時
に、その加工線が終端抵抗用の貫通孔を横切るようにす
ることで得られる。
が形成された樹脂フィルムに索子載置用孔を加工する時
に、その加工線が終端抵抗用の貫通孔を横切るようにす
ることで得られる。
次に、終端抵抗を薄膜抵抗により樹脂フィルム上に形成
した実施例を説明する。
した実施例を説明する。
第６図（ａ）（ｂ）はその様な実施例の平面図とそ（７
）Ａ−Ａ’断面図である。樹脂フィルム１は、集積回路
チップ載置部に孔がなく、リード配線３が集まる集積回
路チップ搭載位置に接地導体１゜が形成されている。そ
して高速人力信号用のリード配線３の先端と接地導体１
０の間にまたがって、薄膜による終端抵抗１１が配設さ
れている。具体的には例えば、Ｔａ Ｎ５ＮＩ Ｃｒな
どの薄膜の蒸着またはスパッタを経て、５０Ωとなるよ
うにパターン形成され、終端抵抗１１が得られる。集積
回路チップ５は樹脂フィルム１のリード配線３とは反対
側の面に配置され、リード配線３は樹脂フィルム１に設
けられたスルー配線９を介して、突起電極４に接続され
ている。
）Ａ−Ａ’断面図である。樹脂フィルム１は、集積回路
チップ載置部に孔がなく、リード配線３が集まる集積回
路チップ搭載位置に接地導体１゜が形成されている。そ
して高速人力信号用のリード配線３の先端と接地導体１
０の間にまたがって、薄膜による終端抵抗１１が配設さ
れている。具体的には例えば、Ｔａ Ｎ５ＮＩ Ｃｒな
どの薄膜の蒸着またはスパッタを経て、５０Ωとなるよ
うにパターン形成され、終端抵抗１１が得られる。集積
回路チップ５は樹脂フィルム１のリード配線３とは反対
側の面に配置され、リード配線３は樹脂フィルム１に設
けられたスルー配線９を介して、突起電極４に接続され
ている。
この実施例によっても、先の各実施例と同様の効果が得
られる。特にこの実施例の場合、先の各実施例のように
貫通孔に抵抗を形成するものと比べて、抵抗値の調整や
製造工程制御が容易である。
られる。特にこの実施例の場合、先の各実施例のように
貫通孔に抵抗を形成するものと比べて、抵抗値の調整や
製造工程制御が容易である。
また薄膜抵抗は厚膜に比べて高周波特性がよく、Ｇ Ｈ
ｚの高周波領域での終端抵抗として有効である。
ｚの高周波領域での終端抵抗として有効である。
第７図（ａ）（ｂ）は、薄膜抵抗を終端抵抗とする他の
実施例の平面図とそのＡ−Ａ’断面図である。この実施
例では、第６図の実施例と異なり樹脂フィルム１には集
積回路チップ載置用孔２が開けられており、リード配線
３の舌片がこの孔２に突出して集積回路チップ５の突起
電極４に接続される。そしてこの接続部に近い位置でリ
ード配線３はスルー配線１３により樹脂フィルム１の裏
面に導かれる。終端抵抗１１は樹脂フィルム１の裏面に
、接地導体１２とスルー配線１３にまたがるように配設
されている。
実施例の平面図とそのＡ−Ａ’断面図である。この実施
例では、第６図の実施例と異なり樹脂フィルム１には集
積回路チップ載置用孔２が開けられており、リード配線
３の舌片がこの孔２に突出して集積回路チップ５の突起
電極４に接続される。そしてこの接続部に近い位置でリ
ード配線３はスルー配線１３により樹脂フィルム１の裏
面に導かれる。終端抵抗１１は樹脂フィルム１の裏面に
、接地導体１２とスルー配線１３にまたがるように配設
されている。
この実施例によっても、先の実施例と同様の効果が得ら
れる。
れる。
［発明の効果］
以上述べたように本発明によれば、ＴＡＢ方式を採用し
てその集積回路チップ載置位置近傍に終端抵抗を配設す
ることによって、入力端子数の増加や高密度化に容易に
対応することがき、チップの高速性能を充分に発揮する
ことのできる半導体集積回路装置を実現できる。
てその集積回路チップ載置位置近傍に終端抵抗を配設す
ることによって、入力端子数の増加や高密度化に容易に
対応することがき、チップの高速性能を充分に発揮する
ことのできる半導体集積回路装置を実現できる。
第１図（ａ）（ｂ）は本発明の一実施例のＧａＡｓ論理
集積回路の構成を示す平面図とそのＡ−Ａ’断面図、第
２図（ａ）（ｂ）はその要部の拡大断面図とそのＡ−Ａ
’切断面図、第３図及び第４図は他の実施例の第１図（
ｂ）に対応する断面図、第５図（ａ）（ｂ）は更に他の
実施例の断面図とその要部構造を示す斜視図、第６図（
ａ）（ｂ）は薄膜抵抗を終端抵抗として用いた実施例の
平面図とそのＡ−Ａ’断面図、第７図（ａ）（ｂ）は他
の実施例を示す平面図とそのＡ−Ａ’断面図、第８図〜
第１０図は従来の集積回路の終端構造を説明するための
等価回路図である。 １・・・樹脂フィルム、２・・・チップ載置用孔、３・
・・リード配線、４・・・突起電極、５・・・集積回路
チップ、６・・・貫通孔、７・・・終端抵抗、８・・・
接地導体、９・・・スルー配線、１０・・・接地導体、
１１・・・終端抵抗、１２・・・接地導体、１３・・・
スルー配線。 出願人代理人 弁理士 鈴江武彦 第３図 第４図
集積回路の構成を示す平面図とそのＡ−Ａ’断面図、第
２図（ａ）（ｂ）はその要部の拡大断面図とそのＡ−Ａ
’切断面図、第３図及び第４図は他の実施例の第１図（
ｂ）に対応する断面図、第５図（ａ）（ｂ）は更に他の
実施例の断面図とその要部構造を示す斜視図、第６図（
ａ）（ｂ）は薄膜抵抗を終端抵抗として用いた実施例の
平面図とそのＡ−Ａ’断面図、第７図（ａ）（ｂ）は他
の実施例を示す平面図とそのＡ−Ａ’断面図、第８図〜
第１０図は従来の集積回路の終端構造を説明するための
等価回路図である。 １・・・樹脂フィルム、２・・・チップ載置用孔、３・
・・リード配線、４・・・突起電極、５・・・集積回路
チップ、６・・・貫通孔、７・・・終端抵抗、８・・・
接地導体、９・・・スルー配線、１０・・・接地導体、
１１・・・終端抵抗、１２・・・接地導体、１３・・・
スルー配線。 出願人代理人 弁理士 鈴江武彦 第３図 第４図
Claims (3)
- （１）集積回路チップ載置部を有する、複数のリード配
線が形成された樹脂フィルムと、この樹脂フィルムの前
記チップ載置部に載置された半導体集積回路チップとを
備えた半導体集積回路装置において、前記樹脂フィルム
上のリード配線のうち前記集積回路チップの高速信号入
力端子に接続されるリード配線は、所定の特性インピー
ダンスに調整され、かつそのリード配線の前記半導体集
積回路チップ近傍位置に一端が接続された終端抵抗が前
記樹脂フィルム上に配設されていることを特徴とする半
導体集積回路装置。 - （２）前記樹脂フィルムの前記リード配線と反対側の面
に接地導体が配設され、前記終端抵抗は前記樹脂フィル
ムに形成された貫通孔内に埋設されて一端が前記リード
配線に、他端が前記接地導体に接続されている特許請求
の範囲第１項記載の半導体集積回路装置。 - （３）前記終端抵抗は、前記樹脂フィルム上に薄膜によ
り形成されている特許請求の範囲第１項記載の半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62254991A JP2507485B2 (ja) | 1987-10-09 | 1987-10-09 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62254991A JP2507485B2 (ja) | 1987-10-09 | 1987-10-09 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0196942A true JPH0196942A (ja) | 1989-04-14 |
| JP2507485B2 JP2507485B2 (ja) | 1996-06-12 |
Family
ID=17272691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62254991A Expired - Fee Related JP2507485B2 (ja) | 1987-10-09 | 1987-10-09 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2507485B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0421343A3 (en) * | 1989-10-03 | 1993-03-17 | Matsushita Electric Industrial Co., Ltd. | Semiconductor element package and semiconductor element package mounting distributing circuit basic plate |
-
1987
- 1987-10-09 JP JP62254991A patent/JP2507485B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0421343A3 (en) * | 1989-10-03 | 1993-03-17 | Matsushita Electric Industrial Co., Ltd. | Semiconductor element package and semiconductor element package mounting distributing circuit basic plate |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2507485B2 (ja) | 1996-06-12 |
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