JPH0197030A - フレーム処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、入力データにフレーム化のための処理を施
すフレーム処理装置に関する。

（従来の技術） 入力データ信号に一定の周期性を有するビットや入力デ
ータ以外の信号（以下、これらを総称して制御ビットと
いう）を時系列的に付加する操作をフレーム化といい、
このフレーム化を行なう装置をフレーム処理装置という
。

従来のフレーム処理装置では、第２図に示したように直
列入力データをメモリ３１に書込み・読出しアドレス制
御回路３２により入力クロックに従って書込み、出力ク
ロックに従って読出した後、インサータ３３でフレーム
化に必要な制御ビットを挿入し、さらにデータのランダ
ム性を向上させるため、スクランブラ３４によってスク
ランブル処理を施してフレーム化信号からなる出力デー
タを出力している。出力データは入力データの間に制御
ビットが挿入されたものであるため、出力クロックは制
御ビットの挿入分だけ入力クロックより速度の速いクロ
ックが使用される。また、入力データにフレーム化のた
めの制御ビットを付加している場合でも、入力データは
連続的に到来してくるので、データの欠落が生じないよ
うに入力データをメモリ３１に書込み、適宜読出してい
る。

この場合、メモリ３１は書込み・読出しアドレス制御回
路３２によってメモリ内のデータ量が一定に保たれるよ
うに制御される。ｉた、書込み・読出しアドレス制御回
路３２とインサータ３３およびスクランブラ３４は、フ
レームコントローラ３５により制御されている。

この構成では、フレーム処理装置内のフレーム化のため
の処理が全てシリアルデータの形で行なわれるため、メ
モリ３１以降の処理は出力クロックの速度以上でなされ
る。このためには、出力クロック以上の高速で動作して
も各処理ユニット間での信号遅延が問題とならないよう
な高速動作デバイス（ディスクリートトランジスタ等）
を使用しなければならず、コスト的負担が増大する。

しかも、このようにシリアル処理であることと、書込み
・読出しアドレス制御回路１２とインサータ３３および
スクランブラ３４等の全ての処理ユニットが同じフレー
ムコントローラ３５からの制御信号を基にして動作して
いることのため、入力クロックの速度が速くなると、各
ユニットへの配線長の違いによる制御信号の伝搬遅延時
間の差が問題となる。すなわち、各処理ユニットへの伝
搬遅延時間差があると、各ユニット内で扱われるデータ
信号のタイミングと、制御信号のタイミング（以下、制
御タイミングという）がずれてしまうことになり、正し
いフレーム化ができない。この問題を避けるには、伝搬
遅延時間差が生じないようにＩＣ内のレイアウトを考慮
して、配線長が等しくなるようにする等の困難が生じる
。

さらに、フレーム化のための処理手順を追加する場合も
、制御タイミングとデータ信号とのタイミング合せを考
慮し直さなければならない。

（発明が解決しようとする問題点） このように従来のフレーム処理装置では、高速動作デバ
イスを多く必要とし、さらに各処理ユニットへの制御信
号の伝搬遅延時間差の影響が大きいことから、制御タイ
ミングとデータ信号とのタイミング合せのためにＩＣ設
計が難しく、処理手順の追加も容易でないという問題が
あった。

本発明はこのような問題を解決し、高速動作の処理部分
を減少させるとともに、フレーム化の処理を行なう際の
制御タイミングとデータ信号とのタイミング合せを特別
に必要としないフレーム処理装置を提供することを目的
とする。

［発明の構成］ （問題点を解決するため９手段） 本発明に係るフレーム処理装置は、直列入力データを並
列データに変換する直並列変換手段と、この直並列変換
手段から出力される並列データをＪ己憶するデータメモ
リと、このデータメモリから読出される並列データにつ
いてフレーム化に必要な複数種類の処理を順次施す複数
の処理ユニットからなるフレーム化手段と、データメモ
リに記憶された並列データに対して各処理ユニット内で
施すべき処理内容に関連する情報を持つ複数のビットか
らなるタグワードを記憶するタグメモリと、このタグメ
モリに記憶されたタグワードをデータメモリに記憶され
た並列データと対にして、フレーム化手段における各処
理ユニットに順次転送する手段とを備えたことを特徴と
する。

（作　用） 本発明では直列入力データを並列データに変換してから
フレーム化のための処理を行なうため、処理速度は並列
データのビット数に応じた分だけ遅くて済み、フレーム
化手段では処理動作速度の遅い素子を用いることが可能
となる。

また、フレーム化手段における各処理ユニットにおいて
は、転送されてきたタグワードに従って処理を行なう。

処理内容の制御を司るタグワードは処理ユニットに並列
データと一緒に転送されるため、原理的に並列データと
タグワードとの時間ずれはなく、従来必要としていた制
御タイミングとデータ信号とのタイミング合せに相当す
ることは不要である。従って、ＩＣ化に際しては配線長
等にとられれずに各処理ユニットをＩＣ内に自由にレイ
アウトすることが可能となり、また処理手順の追加があ
っても単純に処理ユニットの追加のみで対応できる。こ
れにより各処理ユニットを独立してパッケージ化するこ
とも可能となり、ＩＣ設計の効率向上に大きく寄与する
。

（実施例） 第１図は本発明の一実施例に係るフレーム処理装置の構
成を示したものである。同図において、直列入力データ
１は直並列変換器２によりｍビットの並列データ３に変
換され、データメモリ４に書込まれる。また、これと同
時にフレームコントローラ５から発生されるｎビットの
タグワード６がタグメモリ７に書込まれる。データメモ
リ４とタグメモリ７には、全体として（ｍ十ｎ）ビット
のメモリが使用される。

直並列変換器２は例えばｍ段のシフトレジスタにより構
成され、そのｍビット出力が実質的に何ビット（ｍ≧に
ビットとする）になるかは、データメモリ４およびタグ
メモリ７にフレームコントローラ５から供給される書込
みパルス８のタイミングによって制御される。すなわち
、直列入力データ１がブロックの初めからにビットだけ
シフトレジスタ２に入力された時点で書込みパルスが入
力されれば、並列データ３としてにビットのデータがデ
ータメモリ４に書込まれることになる。

フレームコントローラ５は入力データ１に同期した入力
クロック９と、出力データ２０同期した出力クロック１
０に基づいて、書込みパルス８および後述する処理クロ
ック１８を発生する。

タグワード６はフレーム化手段における各処理ユニット
内で実行される処理内容に関連する情報を持ったもので
、この実施例では例えばｎ−２ビツトで構成され、第１
ビツトはインサージョン制御信号、第２ビツトはスクラ
ンブル・オフまたはスクランブルリセット等を指示する
スクランブル制御信号であるとする。

データメモリ４およびタグメモリ７に記憶された並列デ
ータおよびタグワードは、対となってフレーム化手段に
おける第１の処理ユニット１１内のインサータ１２およ
びメモリ／解読回路１３に同時に転送される。インサー
タ１１は並列データ３に対して付加すべき制御ビット１
４として、例えばブロック同期ビット、パリティビット
、サービスビット、スタッフ制御ビット、スタッフビッ
ト等を外部から受け、それをメモリ／解読回路１３から
のタグワードの第１ビツトの解読結果に従って、並列デ
ータ３のうちのｍ−にビットに挿入する。

ここで、例えば制御ビットを挿入しないときはに−ｍＳ
＄−ＩＪｍビット挿入時はに−ｍ−１となるように、フ
レームコントローラ５によって前記書込みパルス８のタ
イミングは設定されているものとする。そして、フレー
ムコントローラ５はに−ｍ−１に設定した時は、タグワ
ードの第１ビットに割当てられているインサージョン制
御信号を、ビット挿入を指示する値に設定する。タグワ
ードの第１ビツトがビット挿入を指示する値の時は、イ
ンサータ１２は制御ビット１４を並列データ３における
ｍ−にビットに挿入することになる。この場合、制御ビ
ット１４は定められた位置に定められた種類の制御ビッ
トが挿入されるように所定の規則に従って周期的に発生
させられているものとする。

第１の処理ユニット１１から出力される並列データは、
第２の処理ユニット１５内のスクランブラ１６に転送さ
れ、またこれと同期して第１の処理ユニット１１内のメ
モリ／解読回路１３の出力が第２の処理ユニット１５内
のメモリ／解読回路１７に転送される。

スクランブラ１６はデータのランダム性を向上させるた
めに、入力される並列データと、擬似ランダム発生器か
ら並列に出力されるＭ系列（最大周期系列）等の擬似ラ
ンダム系列との排他的論理和演算を行なう。この場合、
メモリ／解読回路１７に転送されたタグワードの第２ビ
ツトに割付けられたスクランブル制御信号は、例えばス
クランブルΦオフの有無を指示する信号であり、スクラ
ンブル・オフが指示されると、スクランブラ、１６では
インサータ１２で挿入された制御ビットに対してはスク
ランブルをかけないように動作する。また、スクランブ
ル制御信号はスクランブルリセットの有無を指示する信
号でもよい。スクランブルリセットが指示された場合、
スクランブラ１６では擬似ランダム発生器の出力を初期
値にリセットする動作を行なう。

こうして第１および第２の処理ユニット１１゜１５によ
ってフレーム化の処理が施された後の並列データ（並列
フレーム化データという）１９は、並直列変換器２０に
よって直列データに戻され、フレーム処理装置の出力デ
ータ２１として例えば多重変換装置や、伝送系へ送出さ
れる。

なお、処理ユニット１１．１５はフレームコントローラ
５からの処理クロック１８に同期して、並列データやタ
グワードの受渡しおよび内部の処理を行なう。この場合
、並列データおよびタグワードの受渡しは、処理クロッ
１８の位相を１８０”または９０＠ずらせることで確実
に行なうことができる。これには処理クロック１８とし
て１８０＠位相の異なる図示の２相クロックφ１．φ２
を用いるか、または９０°ずつ位ｉのずれた４相クロツ
クを用いればよい。処理クロック１８は一般に出力クロ
ック１０と相関をもって発生され、簡単には出力クロッ
ク１０と同一周期で出力クロック１０と同期したクロッ
クが用いられる。

本発明は上記実施例に限定されるものではなく、種々変
形して実施が可能である。例えば実施例ではフレーム化
手段における複数種類の処理ユニットに、インサータお
よびスクランブラを用いたが、他の処理を行なうものを
用いてもよい。また、処理ユニットとしてはデータ内容
の変更等、フレーム化処理とは直接関連のない処理を行
なう処理ユニットを含んでいてもよく、そのような処理
ユニッ゛トに対しても並列データと共に処理内容に関連
する情報を持つタグワードを転送することができる。

また、タグワードは前述したような処理内容と一対一で
対応したものでなくともよく、例えばフレームの先頭か
らの直並列変換器２における変換回数を示すバイナリコ
ード、換言すれば直並列変換により得られた並列データ
３のワード番号（ブロック番号）を示すバイナリコード
をタグワードとして割付けてもよい。このバイナリコー
ドはフレームの先頭で初期化される。その場合、各処理
ユニットにおいてはこのブロック番号から、当該ブロッ
クではどのような処理をするかを解読回路の解読結果に
よって判断し、それに従って処理を行なうことができる
。

［発明の効果］ 本発明によれば、直列入力データを並列データに変換し
てデータメモリに記憶した後、このデータメモリから読
出される並列データについてフレーム化に必要な複数種
類の処理を順次施すため、処理速度は並列データのビッ
ト数に応じた分だけ遅くて済み、直並列および並直列変
換の部分゛を除いては動作速度の遅い素子により実現で
きる。

しかも、本発明では各処理ユニット内で行なう処理内容
に直接または間接的に関連した情報を持つタグワードを
タグメモリに記憶し、このタグワードをデータメモリに
記憶された並列データと共に、各処理ユニットに順次転
送する構成としたことにより、並列データとタグワード
との時間ずれの問題は本質的に生じない。従って、装置
をＩＣ化する場合、従来のように制御タイミングとデー
タ信号とのタイミング合せのためにＩＣ内のレイアウト
が制約されることがなくなり、自由度の高いレイアウト
設計が可能となる。

さらに、フレーム化のための処理手順、あるいはそれ以
外のフレーム処理装置内に含ませた方が都合がよい処理
手順を追加する場合でも、タグワードメモリおよび解読
回路等が付加された処理ユニットを単に追加するだけで
容易に対応できる。

また、これらの処理ユニットをそれぞれパッケージ化す
れば、ＩＣ設計がさらに容易となる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るフレーム処理装置の構
成図、第２図は従来のフレーム処理装置の構成図である
。 １・・・直列入力データ、２・・・直並列変換器、３・
・・並列データ、４・・・データメモリ、５・・・フレ
ームコントローラ、６・・・タグワード、７・・・タグ
メモリ、８・・・書込みパルス、９・・・入力クロック
、１０・・・出力クロック、１１・・・第１の処理ユニ
ット、１２・・・インサータ、１３・・・メモリ／解読
回路、１４・・・制御ビット、１５・・・第２の処理ユ
ニット、１６・・・スクランブラ、１７・・・メモリ／
解読回路、１８・・・処理クロック、１９・・・並列フ
レーム化信号、２０・・・並直列変換器、２１・・・出
力データ。 出願人代理人　弁理士　鈴江武彦

Claims (1)

1. 【特許請求の範囲】 （１）直列入力データを並列データに変換する直並列変
   換手段と、 この直並列変換手段から出力される並列データを記憶す
   るデータメモリと、 このデータメモリから読出される並列データについてフ
   レーム化に必要な複数種類の処理を順次施す複数の処理
   ユニットからなるフレーム化手段と、 前記データメモリに記憶された並列データに対して前記
   各処理ユニット内で施すべき処理内容に関連する情報を
   持つ複数のビットからなるタグワードを記憶するタグメ
   モリと、 このタグメモリに記憶されたタグワードを前記データメ
   モリに記憶された並列データと対にして、前記フレーム
   化手段における各処理ユニットに順次転送する手段とを
   備えたことを特徴とするフレーム処理装置。 （２）フレーム化手段は、フレーム化に必要な制御ビッ
   トを前記並列データに付加する処理ユニットを含み、タ
   グワードは前記並列データ毎に制御ビット挿入の有無を
   指示する情報を持つことを特徴とする特許請求の範囲第
   １項記載のフレーム処理装置。 （３）フレーム化手段は、前記並列データにスクランブ
   ルを施す処理ユニットを含み、タグワードは前記並列デ
   ータ毎にスクランブルの態様を指示する情報を持つこと
   を特徴とする特許請求の範囲第１項記載のフレーム処理
   装置。 （４）タグワードの各ビットは、フレーム化手段におけ
   る各処理ユニットでの処理内容にそれぞれ対応している
   ことを特徴とする特許請求の範囲第１項記載のフレーム
   処理装置。（５）タグワードはフレーム先頭からの直並
   列変換手段における変換回数を示す情報を持つことを特
   徴とする特許請求の範囲第１項記載のフレーム処理装置
   。 （６）フレーム化手段における各処理ユニットは、転送
   されたタグワードを解読する手段を有することを特徴と
   する特許請求の範囲第１項記載のフレーム処理装置。