JPH0612892B2 - フレーム処理装置 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、入力データにフレーム化のための処理を施
すフエーム処理装置に関する。

（従来の技術） 入力データ信号に一定の周期性を有するビットや入力デ
ータ以外の信号（以下、これらを総称して制御ビットと
いう）を時系列的に付加する操作をフレーム化といい、
このフレーム化を行なう装置をフレーム処理装置とい
う。

従来のフレーム処理装置では、第２図に示したように時
系列入力データをメモリ３１に書込み・読出しアドレス
制御回路３２により入力クロックに従って書込み、出力
クロックに従って読出した後、インサータ３３でフレー
ム化に必要な制御ビットを挿入し、さらにデータのラン
ダム性を向上させるため、スクランブラ３４によってス
クランブル処理を施してフレーム化信号からなる出力デ
ータを出力している。出力データは入力データの間に制
御ビットが挿入されたものであるため、出力クロックは
制御ビットの挿入分だけ入力クロックより速度の速いク
ロックが使用される。また、入力データにフレーム化の
ための制御ビットを付加している場合でも、入力データ
は連続的に到来してくるので、データの欠落が生じない
ように入力データをメモリ３１に書込み、適宜読出して
いる。この場合、メモリ３１は書込み・読出しアドレス
制御回路３２によってメモリ内のデータ量が一定に保た
れるように制御される。また、書込み・読出しアドレス
制御回路３２とインサータ３３およびスクランブラ３４
は、フレームコントローラ３５により制御されている。

この構成では、フレーム処理装置内のフレーム化のため
の処理が全てシリアルデータの形で行なわれるため、メ
モリ３１以降の処理は出力クロックの速度以上でなされ
る。このためには、出力クロック以上の速度で動作して
も各処理ユニット間での信号遅延が問題とならないよう
な高速動作デバイス（ディスクリートトランジスタ等）
を使用しなければならず、コスト的負担が増大する。

しかも、このようにシリアル処理であることと、書込み
・読出しアドレス制御回路１２とインサータ３３および
スクランブラ３４等の全ての処理ユニットが同じフレー
ムコントローラ３５からの制御信号を基にして動作して
いることのため、入力クロックの速度が速くなると、各
ユニットへの配線長の違いによる制御信号の伝搬遅延時
間の差が問題となる。すなわち、各処理ユニットへの伝
搬遅延時間差があると、各ユニット内で扱われるデータ
信号のタイミングと、制御信号のタイミング（以下、制
御タイミングという）がずれてしまうことになり、正し
いフレーム化ができない。この問題を避けるには、伝搬
遅延時間差が生じないようにＩＣ内のレイアウトを考慮
して、配線長が等しくなるようにする等の因難が生じ
る。

さらに、フレーム化のための処理手順を追加する場合
も、制御タイミングとデータ信号とのタイミング合せを
考慮し直さなければならない。

（発明が解決しようとする問題点） このように従来のフレーム処理装置では、高速動作デバ
イスを多く必要とし、さらに各処理ユニットへの制御信
号の伝搬遅延時間差の影響が大きいことから、制御タイ
ミングとデータ信号とのタイミング合せのためにＩＣ設
計が難しく、処理手順の追加も容易でないという問題が
あった。

本発明はこのような問題を解決し、高速動作の処理部分
を減少させるとともに、フレーム化の処理を行なう際に
制御タイミングとデータ信号とのタイミング合せを特別
に必要としないフレーム処理装置を提供することを目的
とする。

［発明の構成］ （問題点を解決するための手段） 本発明は、直列入力データの任意の箇所に制御ビットデ
ータを挿入しつつフレーム化するフレーム処理装置にお
いて、 前記直列入力データを並列データに変換して出力する直
並列変換手段と、 この直並列変換手段から出力される並列データを記憶す
るデータメモリと、 このデータメモリに記憶される並列データに施す処理内
容に関連する情報を持つタグワードを記憶するタグメモ
リと、 それぞれ前記タグワードを解読する機能を有し、並列デ
ータを入力してグワードの解読結果に基づいて所定の処
理を施し、その処理結果を並列形式で出力する複数の処
理ユニットを備え、各処理ユニットを直列に配置して、
初段の処理ユニットには前記データメモリから読み出さ
れる並列データと前記タグメモリに記憶されるタグワー
ドとが対になって転送され、次段以降の処理ユニットに
はそれぞれ前段の処理ユニットの処理結果とタグワード
が対になって転送されるようにし、前記複数の処理ユニ
ットのうちの一つは前記制御ビットデータを挿入する処
理機能を有するデータ処理回路と、 前記直列入力データに同期したビットクロックに基づい
て、前記複数の処理ユニットに選択的に処理させるタグ
ワードを生成し前記タグメモリに記憶させる機能、前記
データメモリの書込み／読出しタイミングを制御する機
能、前記複数の処理ユニットの処理／転送タイミングを
制御する機能を備え、少なくとも各機能を用いて、前記
制御ビットデータの挿入位置、ビット数に応じたタグワ
ードの生成、前記データメモリの書込みタイミング制
御、前記データメモリ及びタグメモリの同時読出し制御
を行うことで前記フレーム化を施すフレームコントロー
ラとを具備したことを特徴とする。

（作 用） 本発明では直列入力データを並列データに変換してから
フレーム化のための処理を行なうため、処理速度は並列
データのビット数に応じだ分だけ遅くて済み、データ処
理回路では処理動作速度の遅い素子を用いることが可能
となる。

また、データ処理回路における各処理ユニットにおいて
は、転送されてきたタグワードに従って処理を行なう。
処理内容の制御を司るタグワードは処理ユニットの並列
データと一緒に転送されるため、原理的に並列データと
タグワードとの時間ずれはなく、従来必要としていた制
御タイミングとデータ信号とのナイミング合せに相当す
ることは不要である。従って、ＩＣ化に際しては配線長
等にとらわれずに各処理ユニットをＩＣ内に自由にレイ
アウトすることが可能となり、また処理手順の追加があ
っても単純に処理ユニットの追加のみで対応できる。こ
れにより各処理ユニットを独立してパッケージ化するこ
とも可能となり、ＩＣ設計の効率向上に大きく寄与す
る。

（実施例） 第１図は本発明の一実施例に係るフレーム処理装置の構
成を示したものである。同図において、直列入力データ
１は直並列変換器２によりｍビットの並列データ３に変
換され、データメモリ４に書込まれる。また、これと同
時にフレームコントローラ５から発生されるｎビットの
タグワード６がタグメモリ７に書込まれる。データメモ
リ４とタグメモリ７には、全体として（ｍ＋ｎ）ビット
のメモリが使用される。

直並列変換器２は例えばｍ段のシフトレジスタにより構
成され、そのｍビット出力が実質的に何ビット（ｍ≧ｋ
ビットとする）になるかは、データメモリ４およびタグ
メモリ７にフレームコントローラ５から供給される書込
みパルス８のタイミングによって制御される。すなわ
ち、直列入力データ１がブロックの初めからｋビットだ
けシフトレジスタ２に入力された時点で書込みパルスが
入力されれば、並列データ３としてｋビットのデータが
データメモリ４に書込まれることになる。

フレームコントローラ５は入力データ１に同期した入力
クロック９と、出力データ２０に同期した出力クロック
１０に基づいて、書込みパルス８および後述する処理ク
ロック１８を発生する。

タグワード６はデータ処理回路における各処理ユニット
内で実行される処理内容に関連する情報を持ったもの
で、この実施例では例えばｎ＝２ビットで構成され、第
１ビットはインサーション制御信号、第２ビットはスク
ランブル・オフまたはスクランブルリセット等を指示す
るスクランブル制御信号である。

データメモリ４およびタグメモリ７に記憶された並列デ
ータおよびワグワードは、対となってデータ処理回路に
おける第１の処理ユニット１１内のインサータ１２およ
びメモリ／読解回路１３に同時に転送される。インサー
タ１１は並列データ３に対して付加すべき制御ビット１
４として、例えばブロック同期ビット，パリティビッ
ト，サービスビット，スタッフ制御ビット，スタッフビ
ット等を外部から受け、それもメモリ／読解回路１３か
らのタグワードの第１ビットの解読結果に従って、並列
データ３のうちのｍ−ｋビットに挿入する。

ここで、例えば制御ビットを挿入しないときはｋ＝ｍ、
制御ビット挿入時はｋ＝ｍ−１となるように、フレーム
コントローラ５によって前記書込みパルス８のタイミン
グは設定されているものとする。そして、フレームコン
トローラ５はｋ＝ｍ−１に設定した時は、タグワードの
第１ビットに割当てられているインサーション制御信号
を、ビット挿入を指示する値に設定する。タグワードの
第１ビットがビット挿入を指示する値の時は、インサー
タ１２は制御ビット１４を並列データ３におけるｍ−ｋ
ビットに挿入することになる。この場合、制御ビット１
４は定められた位置に定められた種類の制御ビットが挿
入されるように所定の規則に従って周期的に発生させら
れているものとする。

第１の処理ユニット１１から出力される並列データは、
第２の処理ユニット１５内のスクランブラ１６に転送さ
れ、またこれと同期して第１の処理ユニット１１内のメ
モリ／解読回路１３の出力が第２の処理ユニット１５内
のメモリ／解読回路１７に転送される。

スクランブラ１６はデータのランダム制を向上させるた
めに、入力される並列データと、擬似ランダム発生器か
ら並列に出力されるＭ系列（最大周期系列）等の擬似ラ
ンダム系列との排他的論理和演算を行なう。この場合、
メモリ／解読回路１７に転送されたタグワードの第２ビ
ットに割付けられたスクランブル制御信号は、例えばス
クランブル・オフの有無を指示する信号であり、スクラ
ンブル・オフが指示されると、スクランブラ１６ではイ
ンサータ１２で挿入された制御ビットに対してはスクラ
ンブルをかけないように動作する。また、スクランブル
制御信号はスクランブルリセットの有無を指示する信号
でもよい。スクランブルリセットが指示された場合、ス
クランブラ１６では擬似ランダム発生器の出力を初期値
にリセットする動作を行なう。

こうして第１および第２の処理ユニット１１，１５によ
ってフレーム化の処理が施された後の並列データ（並列
フレーム化データという）１９は、並直列変換器２０に
よって直列データに戻され、フレーム処理装置の出力デ
ータ２１として例えば多重変換装置や、伝送系へ送出さ
れる。

なお、処理ユニット１１，１５はフレームコントローラ
５からの処理クロック１８に同期して、並列データやタ
グワードの受渡しおよび内部の処理を行なう。この場
合、並列データおよびタグワードの受渡しは、処理クロ
ック１８の位相を180゜または90゜ずらせることで確実
に行なうことができる。これには処理クロック１８とし
て180゜位相の異なる図示の２相クロックφ1,φ2を用い
るか、または90゜ずつ位相のずれた４相クロックを用い
ればよい。処理クロック１８は一般に出力クロック１０
と相関をもって発生され、簡単には出力クロック１０と
同一周期で出力クロック１０と同期したクロックが用い
られる。

本発明は上記実施例に限定されるものではなく、種々変
形して実施が可能である。例えば実施例ではデータ処理
回路における複数種類の処理ユニットに、インサータお
よびスクランブラを用いたが、他の処理を行なうものを
用いてもよい。また、処理ユニットとしてはデータ内容
の変更等、フレーム化処理とは直接関連のない処理を行
なう処理ユニットを含んでいてもよく、そのような処理
ユニットに対しても並列データと共に処理内容に関連す
る情報を持つタグワードを転送することができる。

また、タグワードは前述したような処理内容と一対一で
対応したものでなくともよく、例えばフレームの先頭か
らの直並列変換器２における変換回数を示すバイナリコ
ード、換言すれば直並列変換により得られた並列データ
３のワード番号（ブロック番号）を示すバイナリコード
をタグワードとして割付けてもよい。このバイナリコー
ドはフレームの先頭で初期化される。その場合、各処理
ユニットにおいてはこのブロック番号から、当該ブロッ
クではどのような処理をするかを解読回路の解読結果に
よって判断し、それに従って処理を行なうことができ
る。

［発明の効果］ 本発明によれば、直列入力データを並列データに変換し
てデータメモリに記憶した後、このデータメモリから読
出される並列データについてフレーム化に必要な複数種
類の処理を順次施すため、処理速度は並列データのビッ
ト数に応じた分だけ遅くて済み、直並列および並直列変
換の部分を除いては動作速度の遅い素子により実現でき
る。

しかも、本発明では各処理ユニット内で行なう処理内容
に直接または間接的に関連した情報を持つタグワードを
タグメモリに記憶し、このタグワードをデータメモリに
記憶された並列データと共に、各処理ユニットに順次転
送する構成としたことにより、並列データとタグワード
との時間ずれの問題は本質的に生じない。従って、装置
をＩＣ化する場合、従来のように制御タイミングとデー
タ信号とのタイミング合せのためにＩＣ内のレイアウト
が制約されることがなくなり、自由度の高いレイアウト
設計が可能となる。

さらに、フレーム化のための処理手順、あるいはそれ以
外のフレーム処理装置内に含ませた方が都合がよい処理
手順を追加する場合でも、タグワードメモリおよび解読
回路等が付加された処理ユニットを単に追加するだけで
容易に対応できる。また、これらの処理ユニットをそれ
ぞれパッケージ化すれば、ＩＣ設計がさらに容易とな
る。

【図面の簡単な説明】

第１図は本発明の一実施例に係るフレーム処理装置の構
成図、第２図は従来のフレーム処理装置の構成図であ
る。 １……直列入力データ、２……直並列変換器、３……並
列データ、４……データメモリ、５……フレームコント
ローラ、６……タグワード、７……タグメモリ、８……
書込みパルス、９……入力クロック、１０……出力クロ
ック、１１……第１の処理ユニット、１２……インサー
タ、１３……メモリ／解読回路、１４……制御ビット、
１５……第２の処理ユニット、１６……スクランブラ、
１７……メモリ／解読回路、１８……処理クロック、１
９……並列フレーム化信号、２０……並直列変換器、２
１……出力データ。

Claims (4)

【特許請求の範囲】
1. 【請求項１】直列入力データの任意の箇所に制御ビット
   データを挿入しつつフレーム化するフレーム処理装置に
   おいて、 前記直列入力データを並列データに変換して出力する直
   並列変換手段と、 このｍ直並列変換手段から出力される並列データを記憶
   するデータメモリと、 このデータメモリに記憶される並列データに施す処理内
   容に関連する情報を持つタグワードを記憶するタグメモ
   リと、 それぞれ前記タグワードを解読する機能を有し、並列デ
   ータを入力してタグワードの解読結果に基づいて所定の
   処理を施し、その処理結果を並列形式で出力する複数の
   処理ユニットを備え、各処理ユニットを直列に配置し
   て、初段の処理ユニットには前記データメモリから読み
   出される並列データと前記タグメモリに記憶されるタグ
   ワードとが対になって転送され、次段以降の処理ユニッ
   トにはそれぞれ前段の処理ユニットの処理結果とタグワ
   ードが対になって転送されるようにし、前記複数の処理
   ユニットのうちの一つは前記制御ビットデータを挿入す
   る処理機能を有するデータ処理回路と、 前記直列入力データに同期したビットクロックに基づい
   て、前記複数の処理ユニットに選択的に処理させるタグ
   ワードを生成し前記タグメモリに記憶させる機能、前記
   データメモリの書込み／読出しタイミングを制御する機
   能、前記複数の処理ユニットの処理／転送タイミングを
   制御する機能を備え、少なくとも各機能を用いて、前記
   制御ビットデータの挿入位置、ビット数に応じたタグワ
   ードの生成、前記データメモリの書込みタイミング制
   御、前記データメモリ及びタグメモリの同時読出し制御
   を行うことで前記フレーム化を施すフレームコントロー
   ラとを具備したことを特徴とするフレーム処理装置。
2. 【請求項２】前記データ処理回路の複数の処理ユニット
   のうち、ひとつは入力並列データにスクランブルを施す
   処理機能を有し、 前記フレームコントローラは、所定の並列データについ
   て前記スクランブルを施す旨の情報を持つタグワードを
   生成するようにしたことを特徴とする特許請求の範囲第
   １項記載のフレーム処理装置。
3. 【請求項３】前記フレームコントローラは、前記タグワ
   ードの各ビットを、前記データ処理回路における各処理
   ユニットでの処理内容にそれぞれ対応させるようにした
   ことを特徴とする特許請求の範囲第１項記載のフレーム
   処理装置。
4. 【請求項４】前記フレームコントローラは、前記データ
   メモリに並列データを書込ませるとき、フレーム先頭か
   ら前記データメモリに書込まれる回数を示す情報を持つ
   タグワードを生成して前記タグメモリに記憶させ、 前記複数の処理ユニットは、タグワード解読機能でタグ
   ワードから予め指定された回数が解読されたときに処理
   を施すようにしたことを特徴とする特許請求の範囲第１
   項記載のフレーム処理装置。