JPH0197660A

JPH0197660A - 記録装置

Info

Publication number: JPH0197660A
Application number: JP62255602A
Authority: JP
Inventors: Morio Ota; 太田　守雄
Original assignee: Casio Computer Co Ltd; Casio Electronics Manufacturing Co Ltd
Current assignee: Casio Computer Co Ltd; Casio Electronics Manufacturing Co Ltd
Priority date: 1987-10-09
Filing date: 1987-10-09
Publication date: 1989-04-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は、光プリンタ等の記録装置に係り、特に記録素
子の制御用基板に搭載される駆動回路に関する。

〔従来技術及びその問題点〕

液晶プリンタ、ＬＥＤプリンタ、感熱プリンタ、静電記
録プリンタ等のページプリンタにおいては、液晶シャッ
タ（ＬＣ３）　、発光ダイオード（ＬＥＤ）、発熱ヘッ
ド、マルチスタイラス等の記録素子を列状に配置し、こ
の記録素子を記録信号に基づいて駆動することにより記
録を行っている。

以下、液晶光シャッタを記録素子として用いた従来の液
晶プリンタの本発明に係る要部の構成を簡単に説明する
。

まず、第１６図は光プリンタ内の光記録ヘッドに格納さ
れる従来の２時分割の液晶光シャッタの駆動回路を示し
たものである。なお、第１６図に示す回路は０Ｍ０３回
路によって構成されたＬＳＩ回路のブロック図であり、
図中１として示す回路が１個のＬＳＩの全体回路である
。このＬＳＩはカスケード接続ができ、従ってこのＬＳ
Ｉを複数個使用することによって、全部のマイクロシャ
ッタを駆動する構成である。また図中ｌＯとして示す回
路を１チヤンネルとした場合、１個のＬＳＩでは２５６
チヤンネルの回路を有する。

１チヤンネルの回路１０は、主として記録データを取り
込むためのシフトレジスタ１１、このシフトレジスタか
らのデータを遅延させるデイレ−部１３及び１４、前記
シフトレジスタ１１、前記デイレ一部１３のデータ及び
シフトレジスタ１１からの直接のデータを夫々ラッチす
るデータラッチ部１２．１５を有しており、更に液晶光
シャッタの個々のマイクロシャッタの駆動信号ＰＴＩ、
ＰＴ２を選択するデータセレクタ変調部１６、レベルシ
フタ１７、インバータ１８、高耐圧出力バッファ１９も
有する。ラッチパルス発生部２ｏは、３個のマスタース
レーブフリップフロップ２１２２．２３と、３個のナン
トゲート２４．２５．２６により構成されており、３相
のラッチパルスＣＫ２１、ＣＫ２２、ＣＫ２３を生成す
る。Ｔ１．１２人力は、外部制御によりデイレ一部１３
．１４による遅延を制御するためのものであり、Ｔ１を
Ｈレベルとすることによりデイレ一部１４によるデータ
遅延が、Ｔ２をＨレベルとすることによりデイレ一部１
３によるデータ遅延が無くなる。これは、液晶光シャッ
タ（以下、ＬＣ３と記す）内に千鳥状に配置されたマイ
クロシャッタの配置間隔に対応させて時分割駆動を行う
ためであり、これによりマイクロシャッタの配置間隔が
異なる複数の種類の液晶光シャッタを同一の駆動しＳｌ
ｌにより制御することができる。

記録データは、クロックパルスＣＫＩＡ（ＣＫ１・Ｂ）
の立上りに同期してシリアルにＤ端子に入力され、且つ
そのクロックパルスＣＫＩＡ（ＣＫＩＢ）の立下りに同
期してシフトレジスタ１１に取り込まれる。１９４７分
の記録データが取り込まれると、ラッチパルス発生部２
０からラッチパルスＣＫ２１．２２．２３が順次出力さ
れる。

（ＴＩ＝Ｔ２＝Ｌレベルとする）。これによりシフトレ
ジスタ１１のデータは、デイレ一部１４または直接デー
タラッチ部１５にラッチされる。従って奇数番目のシフ
トレジスタ１１のデータが直接データラッチ部１５にラ
ッチされるのに対し、そしてシフトレジスタ１１は次の
ラインのビデオ信号の受信待機状態となる。更に、１ラ
イン分の記録データのうち最終段のシフトレジスタ１１
を越えたデータは、カスケード出力バッファ３０を介し
て次段以降のＬＳＩのシフトレジスタに取込まれる。

尚、データセレクタ変調部１６の詳しい回路構成を第１
７図（ａ）に、デイレ一部１３．１４、データラッチ部
１２．１５の詳しい回路構成を第１７図（ｂ）に、シフ
トレジスタ１１の詳しい回路構成を第１７図（Ｃ）に示
す。

次に、第１８図は、前記駆動ＬＳＩＩを用いた光記録ヘ
ッド内の記録制御部４０の回路構成を示す図である。

液晶光シャッタ５０には、信号電極５１と共通電極５２
−１，５２−２の交差部に形成されるマイクロシャフタ
５３−１．５３−２が千鳥状に配列されている。液晶光
シャッタ５０において、信号電極５１は交互に反対方向
に引き出されており、その信号電極５１には駆動ＬＳＩ
Ｉから２時分割駆動のための駆動信号が駆動されている
。また、共通電極５２−１．５２−２にはハイボルテー
ジ・ドライバ５４を介してａ列上のマイクロシャッタま
たはｂ列上のマイクロシャッタを選択する選択信号ＣＯ
ＭＩ、Ｃ０Ｍ２が印加されている。ここで、光記録ヘッ
ド６０の断面図を第１９図に示す、同図に示す光記録ヘ
ッド６０において、液晶光シャッタ５０の信号電極は、
ランプケース６１の両側に設けられた回路基板６２．６
２′の導電パターン、（不図示）と可撓性コネクタであ
るフィルム状電極コネクタ６３で接続されている。

また、上記回路基板６２．６２′上の導電パターンは、
駆動ＬＳＩＩ、１′の２時分割駆動のための駆動信号出
力用電極と接続されている。

液晶光シャッタ５０の信号電極と駆動ＬＳＩＩ、１′の
駆動信号出力をこのように接続した場合、２枚の回路基
板６２．６２′上の導電パターンを左右対称なものとし
、各回路基板６２．６２′にはチップ内の回路構成が対
称な別々の駆動ＬＳ１１．１′を搭載する必要がある。

したがって、光記録ヘッド６０を製造するためには２種
類の駆動Ｓｌｌ、１′が必要となりコストが高価になっ
てしまう問題があった。

そこで、本願出願人は、先にこの問題点を解消した記録
装置を実願昭５９−１２８６１１号として出願した。そ
の記録装置の光記録ヘッド８０は、第２０図に示すよう
に、ヘッドケース８１の内部に設けた液晶光シャッタ８
２の両側にそれぞれ駆動回路基板８３．８３を設け、こ
の駆動回路基ｖｉ８３．８３にはそれぞれ同一の駆動Ｌ
Ｓ１８４を搭載し、また一方の駆動ＬＳ１８４と液晶光
シャッタ８２の信号電極は直接可撓性接続部材８５によ
り直接に接続し、更に他方の駆動ＬＳＩ８４と液晶光シ
ャンク８２の信号電極は可撓性接続部材８６を反転して
接続した構造のものである。そして、二枚の回路基板は
互いに対称な回路を有する必要はなく、同一の回路基板
を使用できる（すなわち駆動ＬＳＩは１種類で良い）た
め、回路基板の共通化を図れ、コストを安価にできると
いう効果を有する。

しかしながら、前述の記録装置では、回路基板や駆動Ｌ
ＳＩの共通化という利点はあるものの一方の駆動回路基
板と液晶光シャッタを可撓性接続部材を反転して接続し
なければならないため、熱圧着による接続工程が煩雑で
あり、接続工程に熟練を要し、歩留りが悪くなるという
欠点があった。

また、反転して接続するため、可撓性部材がはがれやす
く耐久性に欠・けていた。

そこで、本出願人は可撓性部材を反転しなくても、同一
の駆動ＬＳＩチップを用いて光記録ヘッドを構成できる
よう、特願昭６１−０２５０６４号を出願した。この記
録装置の印字ヘッドにおいては、同一の駆動ＬＳＩチッ
プを実装するＬＳＩパッケージのり−ドフォーミングを
逆方向とすることにより、対称な回路のＬＳＩパッケー
ジを製造し、このＬＳＩパッケージを対称な導電パター
ンを有する駆動回路基板上に搭載して、互いに対称な駆
動回路を構成している。この方法によれば、製造する駆
動ＬＳＩチップは１種類で良いが、駆動ＬＳのペアチッ
プをＰ　ＣＢ　（Ｐｒｉｎｔｅｄ　Ｃ１ｒｃｕｉｔ　Ｂ
ｏａｒｄ）またはＦ　Ｐ　Ｃ（Ｆｌｅｘｉｂｌｅ　Ｐｒ
１ｎｔｅｄ　Ｃ１ｒｃｕｉｔ　Ｂｏａｒｄ）に直接搭載
することは不可能であり、高密度実装を行う点で問題が
あった。

本出願人は、このためさらに使用する駆動ＬＳＩは一種
類でありその駆動ＬＳＩをペアチップのままで搭載可能
な高密度実装の駆動回路を組み込んだ低コストの記録装
置を特願昭６２−１２３１４７号として出願した。しか
し、この記録装置においては、駆動ＬＳＩをカスケード
接続すると、各駆動ＬＳＩに接続される記録データの入
出力信号線が互いに交差するので回路基板の配線パター
ンが複雑となり問題があった（特願昭６２−１２３１４
７号の第４図及び第８図参照）。

〔発明の目的〕

本発明は、上記従来の問題点に鑑み、高密度実装可能な
一種類の駆動ＬＳＩを配線パターンのバターニングが容
易なで種類の回路基板に搭載してなる駆動回路を組み込
み、生産性が高く低コストの記録装置を提供することを
目的とする。

（発明の要点〕本発明は、上記目的を達成するために、被記録物に記録
画素を形成するための列状に配置された複数の記録素子
を有し、前記記録素子列の両側に前記記録素子に駆動信
号を供給する駆動手段をそれぞれ複数個カスケード接続
してなる記録装置において、前記駆動手段は、シリアル
に入力する記録信号を格納し、その格納した記録信号を
パラレルに出力するシフトレジスタと、該シフトレジス
タからパラレル出力された前記記録信号に基づいて前記
駆動信号を出力する出力手段と、前記シフトレジスタ内
の記録信号の格納順序を切換信号に応じて切り換える第
１の切換手段と、前記切換信号に応じてカスケード接続
の入出力端子を切り換える第２の切換手段を有し、前記
記録素子のそれぞれの側に配設された前記駆動手段に互
いに異なる切換信号を供給して前記駆動手段のカスケー
ド接続の順序をそれぞれの側で互いに反対の方向とする
ことにより前記記録素子両側で同一の駆動手段を使用す
ることを特徴する。

〔発明の実施例〕

以下、本発明の実施例を図面を参照しながら説明する。

まず、第１０図は本実施例である記録装置１００の概略
構成図であり、第１０図に従って記録装置１００の構成
を説明する。

同図において、感光体ドラム１０１はアルミ等の金属よ
りなる円筒形の素管の外周面に光導電性悪光体を塗布も
しくは蒸着して構成されており、記録動作時には図示矢
印方向Ｂに回転する。感光体ドラム１０１の周囲には帯
電器１０２、光記録ヘッド１０３、現像器１０４、転写
器１０５、クリーナ１０６等が配設されている。

帯電器１０２は回転異動する感光体ドラム１０１の表面
にコロナ放電を行って、感光体ドラム１０１の表面を所
定電位に帯電するものであり、光記録ヘッド１０３は所
定電位に帯電された感光体ドラム１０１の表面に記録す
べき画像に応じた光照射を行って静電潜像を形成する（
光記録ヘッド１０３の詳細については後述する）。

感光体ドラム１０１の表面に形成された静電潜像はトナ
ーを収容した現像器１０４により現像されてトナー像と
なる。

このトナー像は図示しない搬送手段によりトナー像と同
期して搬送されてくる転写紙１０７と重なり、転写器１
０５のコロナ放電により転写紙１０７上に転写される。

転写紙１０７上に転写されたトナー像は図示しない定着
器により転写紙上に定着され、トナー像の定着された転
写紙１０７は機外に排出される。

また、転写の際に転写紙１０７に転写されずに感光体ド
ラＪＡ１０１の表面に残留したトナーはクリーナ１０６
により感光体ドラム１０１の表面より除去される。

次に、第１１図は前記光記録ヘッド１０３の断面図であ
る。以下、同図を参照しながら光記録ヘッド１０３の構
成を説明する。

光記録ヘッド１０３内には液晶光シャッタ１１１が設け
られている。第１２図は液晶光シャッタ１１１の構成を
示す斜視図である。同図に示すように、液晶光シャッタ
１１１は下ガラス基板１３１と上ガラス基板１３２の間
に液晶剤（図示せず）を封入して構成されている。下ガ
ラス基板１３１の上面には信号電極１３３が形成され、
上ガラス基板１３２の下面には信号電極１３３とほぼ直
交する方向に延びる共通電極（図示せず）が２本形成さ
れており、信号電極１３３と共通電極の交差部にマイク
ロシャッタ１３４が形成されている。

各マイクロシャッタ１３４は、共通電極に所定の駆動信
号を供給し、各信号電極１３３にマイクロシャッタ１３
４を開閉させるための開閉駆動信号を供給することによ
り、個別に開閉される。

次に、再び第１１図に戻って説明を行うと、液晶光シャ
ッタ１１１に光を照射するための光源である螢光灯１１
２はランプケース１１３内に収容されており、ランプケ
ース１１３内の空間は螢光灯１１２を冷却するために空
気が流通するように構成されている。液晶光シャッタ１
１１は精度良く位置決めされるようにヘッドベース１１
４の位置決め基準部に固定され、また結像レンズアレイ
１１５も液晶光シャッタ１１１との位置関係を定めるた
めにヘッドベース１１４の所定位置に固定されている。

ランプケース１１３の両側には駆動回路基板１１６が設
けられており、駆動回路基板１１６上には駆動のための
回路をＬＳＩ化したペアチップの駆動ＬＳ１１１７が搭
載されている。また駆動回路基板１１６のランプケース
１１３に対向する面の下端部には上述の駆動ＬＳ１１１
７より引き出された導電パターン（図示せず）が信号電
極１１３の配設ピッチと等しいピッチで形成されている
。

この駆動回路基板１１６の導電パターンと液晶光シャッ
タ１１１の信号電極１３３とは、上述のピッチと等しい
ピッチで形成された接続パターンを有する可撓性コネク
タであるフィルム状電極コネクタ１１８で接続されてい
る。

ランプケース１１３の上方には共通電極駆動信号を供給
するための駆動回路基板１１９が設けられており、駆動
回路基板１１９には論理レベルの信号波形を実際に共通
電極に印加する２０数ボルトの信号波形に交換するハイ
ボルテージ・ドライノ＜１２０が搭載され、駆動回路基
板１１９と共通電極とは図示しないコネクタにより接続
されている。

第１３図は、液晶光シャッタ２１１の部分拡大図である
。

信号電極１３３は酸化スズ、酸化インジウム等の透明導
電部１３３ａとクロム、金等の金属電極１３３ｂとで構
成され、共通電極１３５も同様に透明導電部１３５ａと
金属電極１３５ｂとで構成されている。この透明導電部
１３３ａと１３５３の対向する部分にマイクロシャッタ
１３４が形成され、画電極に印加される信号によりこの
マイクロシャッタ１３４が開閉される。

各信号電極１３３は２本の共通電極１３５と対向するた
め、各信号電極１３３上には２つのマイクロシャッタ１
３４が形成される。これは各マイクロシャッタ１３４を
開閉されるためのドライバ数を削減するために、２時分
割駆動を行っているからである。

次に、第１４図は、前記光記録へラド１０３内の液晶光
シャッタ１１１と駆動ＬＳ１１１７．１１７′からなる
記録制御部１４０の回路構成を示すブロック図である。

同図において、１３４−１．１３４−２は前記マイクロ
シャッタ１３４と同一のマイクロシャッタ、１３５−１
．１３５−２は前記共通電極１３５と同一の共通電極で
ある。同図に示すように、マイクロシャッタの開閉を行
うＬＣ３駆動信号ＰＴＩ、ＰＴ２、タイミング信号ＤＳ
ＥＬ、ＣＫ２は、制御バスＣＢを介して駆動ＬＳ１１１
７．１１７′に入力する。また、マイクロシャ・２り１
３４−１．１３４−２のどちらを駆動するかを選択する
ＬＣ３駆動信号ＣＯＭＩ、Ｃ０Ｍ２はそれぞれハイボル
テージ・ドライバ２０の入力端子１１０．１１１に入力
し、ハイボルテージドライバ１２０により２０数ボルト
にレベルシフトされ共通電極１３５−１．１３５−２に
印加される。クロック信号ＣＫＩＡとＣＫＩＢは後述す
るビデオ・インターフェイス部から交互に２パルスづつ
駆動ＬＳ１１１？、１１７゛に出力される、このＣＫＩ
ＡまたはＧＫＩＢに同期して記録データＬＴＸＤは駆動
ＬＳ１１１７’または１１７に取り込まれる。

ここで、ビデオ・インターフェイス部１５０の回路構成
を第１５図に示す。同図に示すように、ビデオ・インタ
ーフェイス部１５０は、プリンタ・コントローラ（不図
示）からクロック信号）（ＬＴＸＣＫに同期して記録デ
ータＨＬＴＸＤを入力しており、前記クロック信号ＨＬ
ＴＸＣＫを分周して交互に２つのパルスづつ発生する２
つのパルス信号ＣＫＩＡ、ＣＫＩＢを生成し記録データ
ＬＴＸＤと共に駆動ＬＳ１１１７．１１７’に出力する
。尚、前記パルス信号ＣＫＩＡ、ＣＫＩＢはＬＣ３駆動
回路（不図示）から入力するＨＴＷＳＸがＬレベルの間
のみ発生する。従って、前記ビデオインターフェイス部
１５０から転送された記録データＬＴＸＤ　（最初の１
ビツトデータから、番号１から順にシリアルナンバーが
付けられているものとする）は、（１，２）、（５，６
）、（９，１０）、・・・番目のビットデータが上段の
ＬＳＣ駆動ＬＳ１１１７”に（３，４）、（７，８）、
（１１，１２）・・・番目にビットデータが下段のＬＣ
３駆動ＬＳ１１１７に入力する。

次に、第１図は本発明の第１実施例である前記駆動ＬＳ
１１６０（第１２図、第１４図では駆動ＬＳ１１１７．
１１７′として示したがこれらは同一のＬＳＩであるの
で、本図においては駆動し３１１６０と総称する。）の
回路構成を示すブロック図である。同図においてζ　〔
従来技術の問題点〕の所で前述した第１７図に示す駆動
ＬＳＩＩと同一の回路には同一の記号を用いて詳しい説
明は省略する。次に、前記駆動ＬＳＩＩと異なる回路構
成について簡単に説明する。

本発明の駆動ＬＳ１１６０においては、各チャンネルの
回路１７０のシフトレジスタ１１の前段にデータセレク
タ１７１が挿入されている。１７１の回路構成を第２図
に示す。尚、以後Ｙ１〜ＹＨ６のチャンネル出力を行う
回路１７０をチャンネルＹ１〜Ｙ０６と記す。

データセレクタ１７１のゲート端子Ｇ１には外部端子Ｒ
ＥＶの入力がインバータ１７２を介して入力し、ゲート
端子Ｇ２には外部端子ＲＥＶの入力がインバータ１７２
、インバータ１７３を介して入力する。第２図の回路構
成から知れるようにデータセレクタ１７１はＲＥＶ入力
がＬレベルの時にＡ入力を、Ｈレベルの時にＢ入力を選
択する。

また、本実施例では回路１７０内のデイレ一部１３によ
るデータ遅延の制御を行わないため端子Ｔ２を設けてお
らず、ラッチパルス発生部２０のナントゲート２５の出
力はインバータ１８１及び１８２を介しデイレ一部１３
のクロック端子石に入力する。さらに、カスケード出力
バッファ１８３の後段には、クロックドインバータ１８
３ｂを用いている。クロックドインバータ１８３ｂには
、インバータ１７２を介して入力する外部端子ＲＥＶの
反転入力Ｇ＋　　（ＲＥＶ）が入カシており、Ｇ、がし
レベルの時にはクロックドインバータ１８３ｂがハイ・
インピーダンスとなるので、データ端子Ｄｔから入力す
る記録データがカスケード出力バッファ１８４を介して
、チャネルＹ、のデータセレクタ１７１のＢ入力となる
。

さらに、チャネルＹ、のシフトレジスタ１１の出力がチ
ャネルＹ２のデータセレクタ１７１のＢ入力となり、チ
ャネルＹ２のシフトレジスタ１１の出力がチャネルＹ３
のデータセレクタ１１のＢ入力となるというように、チ
ャネル（Ｙ、１＋、）の出力がチャネルＹｌ、のデータ
セレクタ１１のＢ入力となっている。さらに、チャネル
Ｙ□、のシフトレジスタ１１の出力がカスケード出力バ
ッファ１８５に入力しており、カスケード出力バッファ
１８５の出力が駆動ＬＳＩＩでも用いているカスケード
出力バッファ１８６を介しチャネルＹ□。

のデータセレクタ１７１のＡ入力となると共に端子Ｄ＋
に接続されている。カスケード出力バッファ１８５の後
段バッファはクロックドインバータ１８５ｂになってお
り、クロックドインバータ１８５ｂのクロック信号には
、外部端子ＲＥＶからの信号がインバータ１７２．１７
３を介し信号Ｇ２となって入力している。

したがって、ＲＥＶがＬレベルの時にはクロックドイン
バータ１８５ｂがハイ・インピーダンス、クロックドイ
ンバータ１８３ｂが通常のインバータとなり、回路１７
０内のデータセレクタ１７１はＡ入力を選択するのでデ
ータ端子Ｄ１から入力する記録データは、チャネルＹ　
ｇｓ、→Ｙ　！５５→Ｙ□４→・・・→・・・Ｙ２→Ｙ
、と順にシフトし、さらにカスケード出力バッファ１８
３を介し、データ端子Ｄｔから図示していない次段の駆
動し３１１６０に出力される。

−一方、ＲＥＶがＨレベルの時には逆にクロソドインバ
ータ１８３ｂがハイ・インピーダンス、クロックドイン
バータ１８５ｂが通常のインバータとなり回路１７０の
データセレクタ１７１はＢ入力を選択するので、データ
端子Ｄ２から入力する記録データが、チャネルＹ、→Ｙ
２−・・・→Ｙｚｓｓ−Ｙ□、とシフトし、最終段のチ
ャネル２５６のシフトレジスタ１１の出力が出カバソフ
ァ１８５を介してデータ端子り、から次段の駆動し５１
１６０に入力する。

このように、外部端子ＲＥＶをＬレベルとすれば駆動Ｌ
Ｓ１１６０は、従来の駆動ＬＳＩと同様データ端子Ｄ１
から記録データを入力し、データ端子Ｄ２から次段の駆
動ＬＳ１１６０へ記録データをシフト出力する。一方、
外部端子ＲＥＶをＨレベルとすれば、データ端子Ｄ２か
ら記録データを入力し、データ端子り、から次段の駆動
ＬＳ１１６０へ記録データをシフト出力する。

従って、駆動ＬＳ１１６０をカスケード接続する場合、
ＲＥＶをＬレベルとするとデータ入力端子がＤＩ、デー
タ出力端子がＤｔとなる。またＲＥＶをＨレベルとする
とデータの入出力端子が逆になりデータ入力端子がＤ２
、データ出力端子がり、となる。

第３図は、２時分割駆動用の液晶光シャッタ１１１を駆
動ＬＳ１１６０を用いて駆動する際の駆動ＬＳ１１６０
と液晶光シャッタ１１１との接続方法を示す模式図であ
る。

同図において、液晶光シャッタ１１１は、ａ。

列とす３列に所定間隔で千鳥状に配設された複数個のマ
イクロシャッタ１３４−１．１３４−２から成っており
、３３列のマイクロシャッタ１３４−１の共通電極１３
５−１には駆動信号ＣＯＭ　１が、ｂ、列のマイクロシ
ャッタ１３４−２の共通電極１３５−２には駆動信号Ｃ
０Ｍ２が入力している。また、液晶光シャッタ１１１の
両側には駆動ＬＳ１１６０が配設されており、駆動ＬＳ
Ｉｌ６０の２５６本のチャネル出力は液晶光シャッタ１
１１の各マイクロシャッタ１３４−１．１３４−２の信
号電極１３３に接続されている。マイクロシャッタ１３
４−１．１３４−２は、共通の信号電極１３３を有する
ので、液晶光シャッタ１３４の両側に配設された２個の
駆動ＬＳＩ１６０で１０２４個のマイクロシャッタ１３
４−１．１３４−２を駆動する。尚、同図において駆動
ＬＳ　Ｉ　１６０の内部は簡略化して示しており、回路
１７０はシフトレジスタ１１とデイレ一部１４のみで示
している。また、記録データには入力するビットデータ
順に１〜１０２４のシリアル・ナンバーを付し、各シフ
トレジスタｌｌ内に格納されるビットデータのシリアル
・ナンバーを記している。

上段の駆動ＬＳ１１６０は外部端子ＲＥＶをＶｓｓ（Ｌ
レベル）に設定しているので、記録データＬＴＸＤはデ
ータ端子Ｄ１から入力する。一方、下段の駆動ＬＳ１１
６０は外部端子ＲＥＶをＶＤＤ（Ｈレベル）に設定して
いるので、記録データＬＴＸＤはデータ端子Ｄ２から入
力する。したがって・ビデオインターフェイス部１５０
から出力される記録データＬＴＸＤの内、上段の駆動Ｌ
Ｓ１１６０に入力されるシリアル・ナンバー（１゜２）
、（５，６）、（９、ｌＯ）、・・・　（１０１７，１
０１８）、（１０２１，１０２２）の記録データＬＴＸ
Ｄは第３図に示すような形でデータ端子Ｄ２側のシフト
レジスタ１１から順に格納される。また、下段の駆動Ｌ
Ｓ１１６０に入力される記録データＬＴＸＤはデータ端
子Ｄｌ側のシフトレジスタ１１から順に（４，３）、（
８゜７）、・・・・　（１０２０，１０１９）、（１０
２４，１０２３）のシリアル・ナンバーのビットデータ
が格納される。データ端子Ｄ２から記録データＬＴＸＤ
が入力される下段の駆動ＬＳ１１６０のシフトレジスタ
１１においても奇数ビットのデータが、デイレ一部１４
に接続されていないシフトレジスタに格納される。

次に、上記、駆動ＬＳ１１６０を光記録ヘッド１０３に
組み込んだ記録装置１００の主要な動作を第４図乃至第
６図のタイミングチャートを参照しながら説明する。

まず、記録装置１０Ｇは、第４図（ａｌに示す書き込み
同期信号の立下がりに同期して−ライン分の記録を行っ
ている。

第１図に示す、駆動ＬＳ１１６０は２．５ラインデイレ
−配置及び１．５ラインデイレ−配置の液晶光シャフタ
を駆動することが可能であり、Ｔ、をＬレベルに固定す
ることにより２．５ラインデイレ−配置の液晶光シャッ
タを、Ｔ、をＨレベルに固定することにより１．５ライ
ンデイレ−配置の液晶光シャッタを駆動することができ
る。ここでは、まず最初にＴ１をＬレベルに固定して２
．５ラインデイレ−配置の液晶光シャ７タを駆動する場
合について説明する。Ｔ、をしレベルに固定するとデイ
レ一部１４はクロックパルスＣＫ２３の立ち下がりパル
スに同期して、ラッチしていたデータをデイレ一部１３
に出力する。

ビデオ・インターフェイス部１５０は、前述したように
第４図（Ｃ）に示す転送許可信号ＨＴＷＳＸがＬレベル
の間プリンタコントローラから１ライン分の同図（ｆ）
に示す記録データＨＬＴＸＤを入力し、同図（ｇ）に示
す１９４７分の記録データＬＴＸＤを上段の駆動ＬＳ１
１６０の端子Ｄ１及び下段の駆動ＬＳ１１６０の端子Ｄ
２に出力する。この記録データＬＴＸＤはＣＫＩＡの立
ち下がりに同期して上段の駆動ＬＳ１１６０　（第３図
参照）のカスケード出カバソファ１８６及びデータセレ
クタ１７１を介してシフトレジスタ１１に取り込まれ、
ＣＫＩＢの立ち下がりに同期して下段の駆動ＬＳ１１６
０のカスケード出カバソファ１８４及びデータセレクタ
１７１を介してシフトレジスタ１１に取り込まれる。

尚、第４図において（ｅｌに示すクロックパルスＣＫ１
はＣＫＩＡとＧＫＩＢの論理積を示している。

１ライン分のビデオデータＬＴＸＤの転送が終了すると
ＨＴＷＳＸがＨレベルとなり、さらに所定期間後に同図
（ｂ）に示すラッチパルスＣＫ２に連続する４個のパル
スが発生する。

このラッチパルスＣＫ２が発生すると、同図（ｄ）のデ
ータセレクト信号ＤＳＥＬがラッチパルス発生部２０の
フリップフロップ２１に入力するのでラッチパルス発生
部２０の各マスタースレーブフリップフロップ２１．２
２．２３から、位相を順次シフトしたパルスＣＫ２１、
ＣＫ２２、ＣＫ２３が出力される。このパルスＣＫ２１
、ＣＫ２２、ＣＫ２３によりデイレ一部１３に格納され
ていた記録データＬＴＸＤの偶数ビットがデータラッチ
部１２にラッチされ、デイレ一部１４に格納されていた
前記記録データＬＴＸＤより１ライン分遅れの記録デー
タの偶数ビットがデイレ一部１３に取り込まれ、さらに
、シフトレジスタ１１に取り込まれていた２ライン分遅
れの記録データＬＴＸＤの偶数ビットがデイレ一部１４
に取り込まれる。

また、シフトレジスタ１１に取り込まれていた記録デー
タＬＴＸＤの奇数ビットは、パルスＣＫ２１によりデー
タラッチ部１５に取り込まれる。

データセレクタ変調部１６には第６図（ｄ）、（ｅ）に
示すＴ、／２の周期を持つマイクロシャッタの閉信号Ｐ
ＴＩ、開信号ＰＴ２、及び第６図（ａ）に示す周期Ｔ。

の前半Ｌレベル、後半にＨレベルとなるデータセレクト
信号ＤＳＥＬ及びその反転信号ＤＳＥＬが入力している
。また、データセレクト信号ＤＳＥＬにより、周期Ｔ。

の前半にデータセレクト変調部１６のＡ入力（記録デー
タＬＴＸＤの奇数ビット）が、後半にデータセレクタ変
調部１６のＢ入力（記録データＬＴＸＤの偶数ビット）
が選択され、選択されたビットデータの値に応じて、閉
信号ＰＴＩまたは開信号ＰＴ２がレベルシフタｌｌ、−
インバータ１８、高耐圧力出力バッファ１９を介し信号
電極１３３に印加される。また、第６図（ｂ）、（Ｃ）
に示す駆動信号ＣＯＭＩ、Ｃ０Ｍ２がハイボルテージ・
ドライバ１２０によりレベルシフトされて共通電極１３
５−１．１３５−２に印加されるため、周期Ｔ、４の前
半に共通電極１３５−１上に形成されたマイクロシャッ
タ１３４−１が、周期Ｔ―の後半に共通電極１３５−２
上に形成されたマイクロシャッタ１３４−２が記録デー
タＬＴＸＤに基づいて開閉制御される。

したがって、周期Ｔ８の前半（Ｔ、／２）で奇数ビット
の画素の、周期ＴＨの後半で偶数ビットの画素の記録が
行われる。記録データＬＴＸＤの偶数ビットは、奇数ビ
ットに対してデイレ一部１３．１４により２ライン分遅
延されまた偶数ビットは周期Ｔ、４の後半（’ｒｗ　／
２）に記録されるので、奇数ビットに対し合計２．５ラ
イン遅れて記録されることになるが、この２．５ライン
の遅延の間に感光体１０１は第３図に示す副走査方向Ａ
に、マイクロシャフタ１３４−１から１３４−２までの
距離移動するので、記録は正しく行われる。

一方、１．５ラインデイレ−配置の液晶光シャッタを制
御する場合には、外部制御信号Ｔ、をＨレベルとして、
クロックパルスＣＫ２３によらずデイレ一部１４の端子
石をＬレベルに固定させ、シフトレジスタ１１に格納さ
れた偶数ビットのデータがデイレ一部１４をスルーする
ようにする。

このためラッチパルス、ＣＫ２２の立ち下がりに同期し
てシフトレジスタ１１に格納された偶数ビットのデータ
がデイレ一部１４により遅延されることなく、デイレ一
部１３にラッチされる。したがって、偶数ビットのデー
タは奇数ビットのデータに対しデイレ一部１３による１
ライン分の遅延だけでデータラッチ部１２にラッチされ
る。

このため０、偶数ビットのデータは奇数ビットのデータ
に対して１．５ライン分遅れて感光体１０１に記録され
るが、１．５ラインデイレ−配置の液晶光シャッタでは
マイクロシャッタ１３４−１とマイクロシャッタ１３４
−２の配置間隔が感光体１０１が１．５ライン分（１，
５Ｔ、　）の間に回転する距離と等しくなっており、正
しい記録が行われる。

次に、第７図は本発明の第２の実施例である駆動ＬＳＩ
２００の回路構成を示すブロック図である。

同図において、駆動ＬＳ１１６０と共通する回路には同
一の記号を記し詳しい説明は省略する。

駆動ＬＳＩ２００が、駆動ＬＳ１１６０と異なる点は、
ラッチパルス発生部２０の回路構成を変えたことである
。すなわち、駆動ＬＳＩ２００のラッチパルス発生部２
１０においては、フリップフロップ２１のＸ出力（Ｘ２
１）がフリップフロップ２２のｌ入力となると共に、ナ
ントゲート２１１及びインバータ２１２を介しナントゲ
ート２１３に入力している。また、フリップフロップ２
２のＸ出力（Ｘ２２）がフリ・ノブフロップ２３及びフ
リップフロップ２１６のｌ入力になると共に、ナントゲ
ート２１３及びインバータ２１４を介してナントゲート
２１５の入力となっている。

さらに、フリップフロップ２３のＸ出力（Ｘ２３）がナ
ントゲート２１５に入力している。また、ナントゲート
２１１．２１３．２１５には、外部信号ＤＳＥＬの反転
信号（ＤＳＥＬ）と、外部クロック信号ＣＫ２の反転信
号が入力している。また、フリップフロップ２１．２２
．２３は外部クロック信号ＣＫ２の立ち下がりに同期し
て動作するがフリップフロップ２１６は外部信号ＤＳＥ
Ｌの立ち上がりに同期して動作する。このように、ラッ
チパルス発生部２１０には前記駆動ＬＳ１１６０のラッ
チパルス発生部２０のように外部信号Ｔ。

が入力せず、後述するようにフリップフロップ２１６の
Ｘ出力（Ｘ３）を用いてデイレ一部１４のデイレ−制御
を行っている。

以上のように構成された駆動ＬＳＩ２００の発明の要部
であるラッチパルス部２１０の動作を第８図（ａ）、（
ｂ）のタイミングチャートを参照しながら説明する。

まず第８図（ａ）は、２．５ラインデイレ−配置の液晶
光シャフタを制御する場合のタイミングチャートであり
、クロック信号ＣＫＩに最終のパルスが発生し、回路１
７０のシフトレジスタ１１に１ライン分の記録データが
全て格納されてから時間Ｔ１の後に、クロック信号ＣＫ
２に連続する５個の立ち下がりパルスが発生する。前述
したように、周期Ｔ、ｌｌの後半においてＤＳＥＬ、は
Ｈレベル、前半にＬレベルとなるが、同図（ａ）に示す
ようにＤＳＥＬがＨレベルの間クロック信号ＣＫ２には
２個の立ち上がりエツジが発生する。ＤＳＥＬがＨレベ
ルの時、フリップフロップ２１の１入力はＨレベルとな
り、クロック信号ＣＫ２の最初の立ち上がりに同期して
フリップフロップ２１のＸ出力（Ｘ２１）は、Ｌレベル
からＨレベルに変化する。

またこのクロック信号ＣＫ２の立ち上がりに同期して、
フリップフロップ２１のＸ出力（Ｘ２１）がフリップフ
ロップ２２のｌ入力へ、フリップフロップ２２のＸ出力
（Ｘ２２）がフリップフロップ２３のｌ入力へと順次シ
フトしてい（が、フリップフロップ２１．２２に記憶さ
れているデータはＬレベルであるためＸ２２、Ｘ２３は
Ｌレベルのままである。

次に、クロック信号ＣＫ２が立ち上がるとフリップフロ
ップ２１のＸ出力（Ｘ２１）がフリップフロップ２２に
シフトするので、フリップフロップ２２のＸ出力（Ｘ２
２）がＨレベルとなる。また、この時ＤＳＥＬはＨレベ
ルのままなのでフリップフロップ２１のＸ出力（Ｘ２１
）はＨレベルが保持される。

次に、クロック信号ＣＫ２が立ち上がる際にはＤＳＥＬ
はＬレベルなのでフリップフロップ２１のＸ出力（Ｘ２
１）はＬレベルとなり、フリップフロップ２２のデータ
（Ｘ２２）がフリップフロップ２３にシフトするので、
フリップフロップ２３のＸ出力（Ｘ２３）はＨレベルと
なる。また、フリップフロップ２２には、フリップフロ
ップ２１に記憶されていたデータ（Ｘ２１）が入力する
のでＨレベルが保持される。以上のようにして、フリッ
プフロップ２１のデータ（Ｘ２１）がフリップフロップ
２２へ、フリップフロップ２２のデータ（Ｘ２２）がフ
リップフロップ２３へ、クロック信号ＣＫ２の立ち上が
りに同期して順次シフトしていくので、第８図（ａ）の
タイミングチャートに示すように、Ｘ２いｘ２□、Ｘｏ
は立ち上がりがそれぞれ時間Ｔ２づつシフトした、期間
Ｔ、のパルスとなる。また、フリップフロップ２１６は
、ＤＳＥＬの立ち下がりに同期してフリップフロップ２
２のＸ出力（Ｘ２２）を取り込み、またＤＳＥＬの立ち
下がり時にはフリップフロップ２２のＸ出力（Ｘ２２）
はＨレベルであるので、Ｘ、は−旦Ｈレベルになった後
は継続してＨレベルに保持される。また、ナントゲート
２１１の出力（Ｔ７）は、ＤＳＥＬ、ＣＫ２がＬレベル
でかつＸ２１がＨレベルの時のみ、Ｌレベルとなるので
、ＤＳＥＬがＬレベルに立ち下がると同時にＬレベルに
立ち下がり、次のＣＫ２の立ち上がりに同期してＨレベ
ルに立ち上がる。このＴ「の立ち下がりに同期してデイ
レ一部１３に記憶されている偶数ビットのデータがデー
タラッチ部１２にラッチされると同時にシフトレジスタ
１１に格納されている奇数ビットのデータがデータラッ
チ部１５にラッチされる。次にＣＫ２が再びＬレベルに
立ち下がると、ＤＳＥＬ、Ｘ２１がＬレベルかつＸ２２
がＨレベルなので、ナントゲート２１３の出力Ｃａｖ　
）はＬレベルとなり、次にＣＫ２がＨレベルに立ち上が
るまでＬレベルが保持される。この７７の立ち下がりに
同期してデイレ一部１４のデータがデイレ一部１３にラ
ッチされる。

次にＣＫ２がＬレベルに立ち下がるとこの時ＤＳＥＬ、
Ｘ２２がＬレベル、Ｘ２３がＨレベルなるのでナントゲ
ート２１５の出力（Ｔπ）がＬレベルに立ち下がり、次
のＣＫ２の立ち上がりまでＬレベルに保持される。工π
が立ち下がる時Ｘ３がＨレベルなのでデイレ一部１４に
Ｔπと同じ波形のパルスｅｚが加わりシフトレジスタ１
１に格納された偶数ビットのデータがデイレ一部１４に
ラッチされる。

以上説明したように、クロック信号ＣＫ２を第８図（ａ
）に示すようなりＳＥＬがＨレベルの間に立ち上がりエ
ツジが２個あるような波形にすることにより、駆動ＬＳ
Ｉ２００により２．５ラインデイレ−配置の液晶光シャ
ッタを駆動することができる。

次に、駆動ＬＳＩ２００により１．５ラインデイレ−配
置の液晶光シャッタを駆動する場合のタイミングチャー
トを第８図（ｂ）に示す。

１．５ラインデイレ−配置の液晶光シャッタの制御の場
合には、クロック信号ＣＫ２をＤＳＥＬがＨレベルの時
に立ち上がりエツジが１個、ＤＳＥＬがＬレベルの時に
立ち上がりエツジが３個の波形とする。

前述したように、フリップフロップ２１は、クロック信
号ＣＫ２の立ち上がりでＤＳＥＬをラッチするので、フ
リップフロップ２１のＸ出力（Ｘ２１）は、クロック信
号ＣＫ２の最初の立ち上がりでＨレベルに立ち上がり、
次の立ち上がりでＬレベルに立ち下がる。また、フリッ
プフロップ２２は、クロック信号ＣＫ２の立ち上がりで
フリップフロップ２１のＸ出力（Ｘ２１）をラッチする
が、その時の波形は第８図山）に示すようにＤＳＥＬが
Ｌレベルになった後に立ち上がりパルスが発生する波形
となる。フリップフロップ２１６は、ＤＳＥＬの立ち下
がりでフリップフロップ２２のＸ出力（Ｘ２２）をラッ
チするのでフリップフロップ２１６のＸ出力（ｘ３）は
−周期Ｔｗの間Ｌレベルが保持される。このため、デイ
レ一部１４に入力するクロック信号Ｔ「はナントゲート
２１５の出力（■π）に関係なく一周期Ｔ１の間ずっと
Ｌレベルとなる。このため、シフトレジスタ１１に記憶
されている偶数ビットの記録データはデイレ一部１４に
より１ライン分遅延されることなくデイレ一部１３に、
クロック信号Ｔ「の立ち下がりでラッチされる。

したがって、偶数ビットの記録データＬＴＸＤは、奇数
ビットの記録データＬＴＸＤに対して１．５ライン分遅
延して感光体−１０１に記録される。

駆動ＬＳＩ２００は、駆動ＬＳ１１６０と同様に１．５
ラインデイレ−配置及び２．５ラインデイレ−配置の液
晶光シャッタの制御を行うことができるが、ラッチパル
ス発生部２１０内でデイレ−選択信号Ｘ３を生成するた
め駆動ＬＳ１１６０のように外部からのデイレ−選択信
号Ｔ、を必要とせず、入力ピンが一本少なくなる。駆動
ＬＳＩは、多ピンのＬＳＩであり、入力ピンが一本でも
少なくなることにより低コスト化が可能になり、その効
果は大きい。

駆動ＬＳＩ２００を２時分割駆動用の液晶光シャッタ１
１１と接続する方法は、駆動ＬＳ１１６０の場合と同様
であり、前述した第３図に示すような構成となる。

次に更に、本発明の上記駆動ＬＳＩ２００をカスケード
接続して液晶光シャッタ１３４を駆動する場合の配線接
続の模式図を第９図に示す。同図は、１ライン当り４０
９６個の画素を記録する液晶シャンク１１１の両側にそ
れぞれ４個の２５６チヤネルの駆動ＬＳＩ２００をカス
ケード接続して、液晶光シャッタ１１１を駆動する場合
の具体例である。尚、駆動ＬＳ１１６０の場合も、外部
端子Ｔ＋が１本増加するだけで接続構成は、はぼ同様で
ある。

同図に示すように、駆動ＬＳＩ２００のカスケード接続
においては、上段の駆動ＬＳＩ２００にＬレベルのＲＥ
Ｖを供給し、下段の駆動ＬＳＩ２００にＨレベルのＲＥ
Ｖを供給して、隣合う駆動ＬＳＩ２００のデータ端子Ｄ
＋　とＤ２を接続するだけでよく駆動ＬＳＩ２００の端
子Ｄ１とＤ！をそれぞれチップの最右端と最左端に設け
ることにより、カスケード接続の配線が非常に簡単にな
る。

このため回路基板の配線パターンが容易となり歩留りが
向上する。さらに、ベアチップの駆動ＬＳＩ２００をＴ
ＡＢ方式により実装して、ＴＡＢリードを直接信号電極
にボンディングして液晶光シャッタ１１１を駆動するこ
とも可能であり、この場合バフケージが不要となること
から軽量小型化並びに生産性の向上と共に低コスト化が
もたらされる。また、同図から明らかなように両側の回
路基板（ＴＡＢ方式の場合には中継基板）の配線パター
ンが同一となるため、製造する回路基板（中継基板）も
一種類でよい。尚、駆動５Ｌ１１６０の場合も駆動５Ｌ
Ｉ２００と同様一種類の駆動５Ｌ１１６０と、一種類の
回路基板で駆動回路を構成できる。

尚、上記実施例では２時分割駆動の液晶光シャッタを駆
動する場合についてのみ説明したが、本発明は一般的な
Ｎ時分割駆動の液晶光シャッタを駆動する場合にも適用
できることはもちろんである。

この場合、各チャンネルのシフトレジスタはＮ個のフリ
ップフロップから成り、デイレ一部のライン数は（Ｎ−
１）個となる。

さらに、液晶光シャッタに限らず、他の方式の記録装置
であっても記録素子列の両側に駆動回路を配置するよう
なものであれば、本発明を適用できることはもちろんで
ある。

〔発明の効果〕

以上詳細に説明したように本発明によれば、記録素子の
両側に配設する駆動ＬＳＩのカスケード接続の方向を外
部からの切換信号により自由に変更できると共に、その
カスケード接続の変更に対応して駆動ＬＳＩの各チャン
ネルのシフトレジスタに格納するビットデータの格納順
序を変更できるので以下のような効果が得られる。

ａ、駆動ＬＳＩ及び駆動ＬＳＩを搭載する回路基板とも
一種類で良いため、コストが低下する。

ｂ、ベアチップの駆動ＬＳＩを、多ピン化及び薄型化可
能なＴＡＢ方式で高密度実装を行うことができるので、
小型化、薄型化が可能と　　。

なると共に、例えば液晶光シャッタの信号電極と駆動Ｌ
ＳＩとの接続が容易になり、製造歩留りが向上する。

Ｃ０駆動ＬＳＩをパッケージ実装する場合にも、駆動回
路基板と液晶光シャッタの接続において可撓性部材を反
転する必要がなくなり製造歩留りが向上する。

【図面の簡単な説明】

第１図番ヨ、本発明の第１実施例の回路構成を示すブロ
ック図、第２図は、それぞれ上記第１実施例のデータセレクタ部
の回路構成を示す図、第３図は、上記第１実施例と液晶光シャッタの信号電極
との接続構成を示す模式図、第４図（ａ）　〜（１）、第５図（ａｌ　〜（１）、第
６図（ａ）　〜（ｅ）は、上記第１実施例を用いて２時
分割駆動の液晶光シャッタを駆動する場合のタイミング
チャート、第７図は本発明の第２実施例の回路構成を示
す図、第８図（ａ）、（ｂ）は上記第２の実施例を用いて２時
分割駆動の液晶光シャッタを駆動する場合のタイミング
チャート、第９図は、上記第２実施例を複数個カスケード接続して
液晶光シャッタを駆動する場合の接続構成を説明する図
、第１０図は、本実施例の記録装置の概略構成図、第１１
図は、光記録ヘッドの概略構成図、第１２図は、液晶光
シャッタの斜視図、第１３図は、液晶光シャッタの部分
拡大図、第１４図は、光記録ヘッドの記録制御部のブロ
ック図・第１５図は、ビデオ・インターフェイス部の回路構成図
、第１６図は、従来の駆動ＬＳＩの回路構成を示すブロッ
ク図、第１７図（ａ）、（ｂ）、（Ｃ）は、それぞれ第１７図
の駆動ＬＳＩのデータセレクタ変調部、データラッチ部
、デイレ一部、シフトレジスフ部の回路構成を示す図、第１８図は、従来の光記録ヘッドの記録制御部のブロッ
ク図、第１９図、第２０図は、従来の光記録ヘッドの断面図で
ある。１１・・・シフトレジスタ、１３．１４・・・デイレ一部、１２．１５・・・データランチ部、１６・・・データセレクタ変調部、２０．２１０・・・ラッチパルス発生部、１０３ニーへ
・光記録ヘッド、１６０．１８０・・・駆動ＬＳＩ、１７０・・・チャンネル、１７１・・・データセレクタ、１８３．１８５・・・カスケード出カバソファ、１８３
ｂ、１８５ｂ・・・クロックドインバータ、２１１．２１３．２１５・・・ナントゲート、２１２．
２１４・・・インバータ、２１６・・・フリップフロップ。特許出願人　カシオ電子工業株式会社同　　上　カシオ計算機株式会社Ｊ第２図（ｂ）第８図第１０図第１１図第１２図第１９図第２０図手続ネｉｉ正書（方式）％式％１、事件の表示昭和６２年　特許側　第２５５６０２号２、発明の名称記録装置３、補正をする者事件との関係　　特許出願人名称　　カシオ電子工業株式会社代表者　　樫　尾　忠　雄名称　（１４４）カシオ計算機株式会社代表者　　樫　
尾　忠　雄４、復代理人　　郵便番号１０２住所　　東京都千代田区麹町６丁目１番１８号昭和６３
年６月２８日（発送口）？、？ｌＩｉ正の内容ｌ）明ｍ書の第４３頁第６行目乃至第７行目に「第４図
（ａ）　〜（ｉ）、第５図（ａ）　〜（り、第６図（ａ
）　〜（ｅ）は、上記第１実施例を用いて」とあるを「
第４図、第５図及び第６図（ａ）〜Ｔｅ）は、上記第１
実施例を用いて」と補正する。以上

Claims

【特許請求の範囲】被記録物に記録画素を形成するための列状に配置された
複数の記録素子を有し、前記記録素子列の両側に前記記
録素子に駆動信号を供給する駆動手段をそれぞれ複数個
カスケード接続してなる記録装置において、前記駆動手段は、シリアルに入力する記録信号を格納し
、その格納した記録信号をパラレルに出力するシフトレ
ジスタと、該シフトレジスタからパラレル出力された前
記記録信号に基づいて前記駆動信号を出力する出力手段
と、前記シフトレジスタ内の記録信号の格納順序を切換
信号に応じて切り換える第１の切換手段と、前記切換信
号に応じてカスケード接続の入出力端子を切り換える第
２の切換手段を有し、前記記録素子のそれぞれの側に配設された前記駆動手段
に互いに異なる切換信号を供給して前記駆動手段のカス
ケード接続の順序をそれぞれの側で互いに反対の方向と
することにより前記記録装置の両側で同一の駆動手段を
使用することを特徴とする記録装置。