JPH0198007A - 電源回路 - Google Patents
電源回路Info
- Publication number
- JPH0198007A JPH0198007A JP62255839A JP25583987A JPH0198007A JP H0198007 A JPH0198007 A JP H0198007A JP 62255839 A JP62255839 A JP 62255839A JP 25583987 A JP25583987 A JP 25583987A JP H0198007 A JPH0198007 A JP H0198007A
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- JP
- Japan
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- voltage
- node
- power supply
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電源回路に関し、特に電源電圧を分圧して得た
電圧を出力電圧とする電源回路に関する。
電圧を出力電圧とする電源回路に関する。
近年、電源電圧を分圧して得た電圧を出力電圧とする電
源回路は、半導体集積回路において多く用いられるよう
になってきた。以下に、従来の例を示して、その構成及
び動作を説明する。
源回路は、半導体集積回路において多く用いられるよう
になってきた。以下に、従来の例を示して、その構成及
び動作を説明する。
第３図は、従来用いられている電源回路の回路図である
。第３図において、分圧器１と電流増幅器１２が節点３
で接続されており、節点１６がらは、基準電圧と等しく
なるように制御された出力電圧が得られる。
。第３図において、分圧器１と電流増幅器１２が節点３
で接続されており、節点１６がらは、基準電圧と等しく
なるように制御された出力電圧が得られる。
分圧器１では、抵抗Ｒ１及びＲ２が電源Ｖ。Ｄと接地と
の間に直列に接続されており、電源ＶＤＤの正規電圧を
ＶＤＤＯとすると、節点３に得られる基準電圧ＶＲＩ！
Ｆは、 ＶＲεＦ ’＝ （Ｒｚ ／ （Ｒ１＋Ｒ２） ） ・
Ｖｏｏ。
の間に直列に接続されており、電源ＶＤＤの正規電圧を
ＶＤＤＯとすると、節点３に得られる基準電圧ＶＲＩ！
Ｆは、 ＶＲεＦ ’＝ （Ｒｚ ／ （Ｒ１＋Ｒ２） ） ・
Ｖｏｏ。
となる。
電流増幅器１２において、抵抗Ｒ３及びゲート電極とド
レイン電極が短絡されたＮチャネルＭ０Ｓトランジスタ
（以下ＮＭＯ３ＦＥＴと称する）Ｑｌは、電源ＶＤＤと
節点３の間に直列に接続されている。節点１４の電圧Ｖ
１４は、ＮＭＯ３ＦＥＴのしきい値電圧をＶＴＮとし、
又抵抗Ｒ３の抵抗値が抵抗Ｒ，及びＲ２の抵抗値に対し
て十分大きいとすると、 Ｖ １４＝ Ｖ ＲＥＦ ＋ Ｖ ＴＮとなる。
レイン電極が短絡されたＮチャネルＭ０Ｓトランジスタ
（以下ＮＭＯ３ＦＥＴと称する）Ｑｌは、電源ＶＤＤと
節点３の間に直列に接続されている。節点１４の電圧Ｖ
１４は、ＮＭＯ３ＦＥＴのしきい値電圧をＶＴＮとし、
又抵抗Ｒ３の抵抗値が抵抗Ｒ，及びＲ２の抵抗値に対し
て十分大きいとすると、 Ｖ １４＝ Ｖ ＲＥＦ ＋ Ｖ ＴＮとなる。
抵抗Ｒ４及びＰチャネル間Ｏｓトランジスタ（以下ＰＭ
Ｏ３ＦＥＴと称する＞Ｑ２についても相補的に同様に接
続され、節点１５の電圧ＶＩ５は、ＰＭＯ３ＦＥＴのし
きい値電圧をＶＴＰとし、又抵抗Ｒ４の抵抗値が抵抗Ｒ
１及びＲ２の抵抗値に対して十分大きいとすると、 Ｖ １５＝ Ｖ ＲＥＰ ＋ Ｖ ７ｐとなる。
Ｏ３ＦＥＴと称する＞Ｑ２についても相補的に同様に接
続され、節点１５の電圧ＶＩ５は、ＰＭＯ３ＦＥＴのし
きい値電圧をＶＴＰとし、又抵抗Ｒ４の抵抗値が抵抗Ｒ
１及びＲ２の抵抗値に対して十分大きいとすると、 Ｖ １５＝ Ｖ ＲＥＰ ＋ Ｖ ７ｐとなる。
節点１６は電源回路の出力節点であり、電源ＶＤＤにド
レイン電極を接続されたＮＭＯＳＦＥＴＱｔのソース電
極と、接地にトレイン電極を接続されたＰ Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｑ ４のソース電極が、共に接続されてい
る。
レイン電極を接続されたＮＭＯＳＦＥＴＱｔのソース電
極と、接地にトレイン電極を接続されたＰ Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｑ ４のソース電極が、共に接続されてい
る。
次に、第３図に示す回路の動作について説明する。節点
１６の電圧Ｖｏが、節点３の基準電圧ＶＲＥＦより低く
なると、Ｎ Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ３ ハ、その
ゲート電極電圧が節点１４の電圧Ｖ１４の値のＶ ＲＢ
ｐ ＋ Ｖ ＴＮであるため、オン状態となり、電源■
ＤＤから節点１６を経て負荷に電流が供給され、節点１
６の電圧■。の低下を妨げるように動作する。このとき
、ＰＭＯ８ＦＥＴＱ４は、そのゲート電極電圧が節点１
５の電圧Ｖ１５の値のＶＲＥＦ＋Ｖ７ｐであるためにオ
フ状態である。
１６の電圧Ｖｏが、節点３の基準電圧ＶＲＥＦより低く
なると、Ｎ Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ３ ハ、その
ゲート電極電圧が節点１４の電圧Ｖ１４の値のＶ ＲＢ
ｐ ＋ Ｖ ＴＮであるため、オン状態となり、電源■
ＤＤから節点１６を経て負荷に電流が供給され、節点１
６の電圧■。の低下を妨げるように動作する。このとき
、ＰＭＯ８ＦＥＴＱ４は、そのゲート電極電圧が節点１
５の電圧Ｖ１５の値のＶＲＥＦ＋Ｖ７ｐであるためにオ
フ状態である。
反対に、節点１６の電圧■ｏが、ＶＲ２ｐより高くなる
と、ＮＭＯ３ＦＥＴＱ、は、ゲート電極電圧Ｖ１４がＶ
ｐＩＢｐ ＋ Ｖ ＴＮであるためにオフ状態となり
、Ｐ Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ４は、ゲート電極電
圧Ｖ１５がＶ ＲＥＦ ＋ ＶＴＰであるためにオン状
態となって、節点１６から接地に対して電流が流れて、
節点１６の電圧Ｖｏの上昇を妨げるように動作する。
と、ＮＭＯ３ＦＥＴＱ、は、ゲート電極電圧Ｖ１４がＶ
ｐＩＢｐ ＋ Ｖ ＴＮであるためにオフ状態となり
、Ｐ Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ４は、ゲート電極電
圧Ｖ１５がＶ ＲＥＦ ＋ ＶＴＰであるためにオン状
態となって、節点１６から接地に対して電流が流れて、
節点１６の電圧Ｖｏの上昇を妨げるように動作する。
従って、第３図に示す電源回路は抵抗Ｒ１及びＲ２によ
り電源ＶＤＤから基準電圧■λＥＰを作り、これと等し
い電圧を出力電圧■。とじて負荷に電流を供給する電源
回路として動作する。
り電源ＶＤＤから基準電圧■λＥＰを作り、これと等し
い電圧を出力電圧■。とじて負荷に電流を供給する電源
回路として動作する。
上述した従来の電源回路は、抵抗Ｒ１及びＲ２により設
定された節点３の基準電圧ＶＦＬＩＪが、ＮＭＯ３ＦＥ
Ｔ及びＰＭＯ３ＦＥＴのしきい値電圧、又は電流特性の
変動の影響を受けないようにするために、抵抗Ｒ３及び
Ｒ２の抵抗値を、抵抗Ｒ，及びＲ２の抵抗値に比べて十
分大きく設定している。このために、次に述べるように
電源電圧ＶＤＤの変動に対して、出力電圧の追従速度が
遅いという問題点を有している。
定された節点３の基準電圧ＶＦＬＩＪが、ＮＭＯ３ＦＥ
Ｔ及びＰＭＯ３ＦＥＴのしきい値電圧、又は電流特性の
変動の影響を受けないようにするために、抵抗Ｒ３及び
Ｒ２の抵抗値を、抵抗Ｒ，及びＲ２の抵抗値に比べて十
分大きく設定している。このために、次に述べるように
電源電圧ＶＤＤの変動に対して、出力電圧の追従速度が
遅いという問題点を有している。
例えば、電源■ＤＤの電圧が第４図のａに示すようにＶ
ＤＤＯからＶＤＤＩに上昇した場合、節点３の電圧Ｖｕ
ｇｐノ上昇により、ＮＭＯＳＦＥＴＱｔ はオフ状態と
なる。そして、ＮＭＯＳＦＥＴＱｔのゲート電極容量等
で構成される節点１４の浮遊容量は、大きな抵抗値を持
つ抵抗Ｒ３を介して充電されることにより、その時定数
によって、節点３の基準電圧■■Ｆの電圧変動に対する
節点１４の電圧■１４の追従が、第４図のｇに示すよう
に遅れることになる。
ＤＤＯからＶＤＤＩに上昇した場合、節点３の電圧Ｖｕ
ｇｐノ上昇により、ＮＭＯＳＦＥＴＱｔ はオフ状態と
なる。そして、ＮＭＯＳＦＥＴＱｔのゲート電極容量等
で構成される節点１４の浮遊容量は、大きな抵抗値を持
つ抵抗Ｒ３を介して充電されることにより、その時定数
によって、節点３の基準電圧■■Ｆの電圧変動に対する
節点１４の電圧■１４の追従が、第４図のｇに示すよう
に遅れることになる。
節点１５の電圧Ｖ １５は、節点３の電圧■Ｒおの上昇
により、ＰＭＯ３ＦＥＴＱ２がオン状態となるので、第
４図のｈに示すように、節点３の基準電圧■Ｒｏに直ち
に追従する。
により、ＰＭＯ３ＦＥＴＱ２がオン状態となるので、第
４図のｈに示すように、節点３の基準電圧■Ｒｏに直ち
に追従する。
節点１５の電圧Ｖ１５の上昇により、ＰＭＯ８ＦＥ Ｔ
Ｑ ４がオフ状態となり、節点１４の電圧Ｖ１４の上
昇により、Ｎ Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ３がオン状
態となって、節点１６の電圧Ｖ。を上昇させることにな
る。しかし、節点１４の電圧ＶＩ４の上昇は上記に述べ
たように遅れるため、節点１６の電圧■。
Ｑ ４がオフ状態となり、節点１４の電圧Ｖ１４の上
昇により、Ｎ Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ３がオン状
態となって、節点１６の電圧Ｖ。を上昇させることにな
る。しかし、節点１４の電圧ＶＩ４の上昇は上記に述べ
たように遅れるため、節点１６の電圧■。
の上昇も、第４図のｉに示すようになり、同じく第４図
ｆで示される節点３の基準電圧ＶＲＥＦの上昇よりも遅
れることになる。
ｆで示される節点３の基準電圧ＶＲＥＦの上昇よりも遅
れることになる。
同様に、電源■。Ｄの電圧が低下した場合は、節点３の
電圧ＶＲＥＰの低下により、ＮＭＯＳ Ｆ ＥＴＱｌが
オン状態となって、節点１４の電圧Ｖ１４は、節点３の
電圧ＶＲＥＰに直ちに追従する。しがし、ＰＭＯ３ＦＥ
ＴＱ２はオフ状態となり、節点１５の浮遊容量の放電が
抵抗Ｒ４を通じて行われるので、節点１５の電圧Ｖ１５
の低下速度が遅く、出力電圧Ｖ（１は節点１５の電圧Ｖ
１５の低下の遅れにより、基準電圧ＶＲＥＦの低下に対
する追従が遅れることになる。
電圧ＶＲＥＰの低下により、ＮＭＯＳ Ｆ ＥＴＱｌが
オン状態となって、節点１４の電圧Ｖ１４は、節点３の
電圧ＶＲＥＰに直ちに追従する。しがし、ＰＭＯ３ＦＥ
ＴＱ２はオフ状態となり、節点１５の浮遊容量の放電が
抵抗Ｒ４を通じて行われるので、節点１５の電圧Ｖ１５
の低下速度が遅く、出力電圧Ｖ（１は節点１５の電圧Ｖ
１５の低下の遅れにより、基準電圧ＶＲＥＦの低下に対
する追従が遅れることになる。
従って、従来の電源回路は、電源電圧■ＤＤの変動に対
して、出力電圧の追従速度が遅いという問題点を有して
いる。
して、出力電圧の追従速度が遅いという問題点を有して
いる。
例えば、この電源回路がメモリ回路の一部として用いら
れる場合には、メモリ回路の電源電圧を入力とし、その
１／２の電圧を出力とし、この出力電圧は、メモリセル
の出力電圧レベル判定用の基準電圧として用いられるが
、メモリ回路の電源電圧に変動があったとき、電源回路
の出力電圧の追従速度が遅いと、メモリセルの出力電圧
レベルの判定に、誤りを生ずる恐れがあるなどの問題点
を有している。
れる場合には、メモリ回路の電源電圧を入力とし、その
１／２の電圧を出力とし、この出力電圧は、メモリセル
の出力電圧レベル判定用の基準電圧として用いられるが
、メモリ回路の電源電圧に変動があったとき、電源回路
の出力電圧の追従速度が遅いと、メモリセルの出力電圧
レベルの判定に、誤りを生ずる恐れがあるなどの問題点
を有している。
本発明の目的は、電源電圧Ｖ□（＋の変化に対し、出力
電圧の追従速度が大きい電源回路を提供することにある
。
電圧の追従速度が大きい電源回路を提供することにある
。
本発明の電源回路は、基準電圧として使用される電圧を
直流電源電圧から分圧する分圧器と、電界効果トランジ
スタが使用され前記基準電圧と同じ電圧を出力して負荷
に電流を供給するように制御された電流増幅器とを備え
た電源回路において、前記電流増幅器の出力節点にそれ
ぞれソース電極又はドレイン電極が接続されたＮ型及び
Ｐ型電界効果トランジスタのゲート電極と、前記基準電
圧を有する内部節点との間に接続されたコンデンサを備
えて構成されている。
直流電源電圧から分圧する分圧器と、電界効果トランジ
スタが使用され前記基準電圧と同じ電圧を出力して負荷
に電流を供給するように制御された電流増幅器とを備え
た電源回路において、前記電流増幅器の出力節点にそれ
ぞれソース電極又はドレイン電極が接続されたＮ型及び
Ｐ型電界効果トランジスタのゲート電極と、前記基準電
圧を有する内部節点との間に接続されたコンデンサを備
えて構成されている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の電源回路の一実施例の回路図である。
第１図において、分圧器１と電流増幅器２は節点３で接
続されている。電流増幅器２において、節点３と節点４
との間に接続されたコンデンサＣ１、及び節点３と節点
５との間に接続されたコンデンサＣ２が、基準電圧ＶＢ
２ｐを有する節点３と、節点６を駆動するＮ Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｑ ｓ及びＰ Ｍ ＯＳ Ｆ Ｅ Ｔ
Ｑ ４のゲート電極との間に設けられた容量結合を構成
する。
続されている。電流増幅器２において、節点３と節点４
との間に接続されたコンデンサＣ１、及び節点３と節点
５との間に接続されたコンデンサＣ２が、基準電圧ＶＢ
２ｐを有する節点３と、節点６を駆動するＮ Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｑ ｓ及びＰ Ｍ ＯＳ Ｆ Ｅ Ｔ
Ｑ ４のゲート電極との間に設けられた容量結合を構成
する。
第１図に示す電源回路の動作は、電源Ｖ００の電圧ＶＤ
ＤＯが一定の場合は、第３図に示す従味の電源回路と同
様である。
ＤＯが一定の場合は、第３図に示す従味の電源回路と同
様である。
以下に、電源電圧ＶＤＤＯが変動した場合について、回
路の動作を説明する。
路の動作を説明する。
第１図において、電源電圧■ｏＤｏが第２図のａに示す
ように、ｖ ｏｏｏからＶＤＤＩへ上昇すると、分圧器
１の出力である節点３の基準電圧ＶＲＥＦは、 Ｖｐｐ絢（Ｒ２／ （Ｒ１＋Ｒ２） ）・ＶＤＤＩとな
り、第２図のｂに示すように上昇する。電流増幅器２に
おいては、節点３の基準電圧■λＥＦの上昇により、Ｐ
ＭＯ３ＦＥＴＱ２がオン状態となること、及び節点３と
節点５との間に設けられたコンデンサＣ２による容量結
合とにより、節点５の電圧Ｖ５は、節点３の基準電圧Ｖ
ＲＢｐの上昇に追従して、第２図のｄに示すように上昇
する。
ように、ｖ ｏｏｏからＶＤＤＩへ上昇すると、分圧器
１の出力である節点３の基準電圧ＶＲＥＦは、 Ｖｐｐ絢（Ｒ２／ （Ｒ１＋Ｒ２） ）・ＶＤＤＩとな
り、第２図のｂに示すように上昇する。電流増幅器２に
おいては、節点３の基準電圧■λＥＦの上昇により、Ｐ
ＭＯ３ＦＥＴＱ２がオン状態となること、及び節点３と
節点５との間に設けられたコンデンサＣ２による容量結
合とにより、節点５の電圧Ｖ５は、節点３の基準電圧Ｖ
ＲＢｐの上昇に追従して、第２図のｄに示すように上昇
する。
又、Ｎ Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ １は、節点３の電
圧ＶＲＥＦの上昇によりオフ状態となるが、抵抗Ｒ３が
らの電流供給及び節点３と節点４の間に設けられたコン
デンサＣ，による容量結合とによって、節点４の電圧■
４は第２図のＣに示すように上昇する。
圧ＶＲＥＦの上昇によりオフ状態となるが、抵抗Ｒ３が
らの電流供給及び節点３と節点４の間に設けられたコン
デンサＣ，による容量結合とによって、節点４の電圧■
４は第２図のＣに示すように上昇する。
第３図に示す従来の電源回路においては、節点３の基準
電圧ＶＲＥＦの上昇による節点１４の電圧Ｖ１４の上昇
が、抵抗Ｒ３からの充電電流のみによったのに対し、第
１図に示す本発明による電源回路においては、節点３の
基準電圧ＶＲＥＦの上昇が、コンデンサＣ１を通して節
点４に伝達されるので、基準電圧ＶＲＩ！Ｆの上昇に対
する節点４の電圧ｖ４の追従は速やかに行われる。
電圧ＶＲＥＦの上昇による節点１４の電圧Ｖ１４の上昇
が、抵抗Ｒ３からの充電電流のみによったのに対し、第
１図に示す本発明による電源回路においては、節点３の
基準電圧ＶＲＥＦの上昇が、コンデンサＣ１を通して節
点４に伝達されるので、基準電圧ＶＲＩ！Ｆの上昇に対
する節点４の電圧ｖ４の追従は速やかに行われる。
節点５の電圧Ｖ５の上昇により、ＰＭＯ８ＦＥＴ Ｑ
４はオフ状態となり、節点４の電圧Ｖ４の上昇により、
Ｎ Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ３がオン状態となるの
で、出力電圧ＶＯが第２図のｅに示すように、電源ＶＤ
Ｄの電圧上昇に速やかに追従することになる。
４はオフ状態となり、節点４の電圧Ｖ４の上昇により、
Ｎ Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ３がオン状態となるの
で、出力電圧ＶＯが第２図のｅに示すように、電源ＶＤ
Ｄの電圧上昇に速やかに追従することになる。
電源ＶｐＯの電圧低下の場合も同様に、節点３の基準電
圧ＶＲ２ｐが低下することにより、ＮＭＯ８Ｆ Ｅ Ｔ
Ｑ １がオン状態になること、及び節点３と４との間
に設けられたコンデンサＣ１による容量結合とにより、
節点４の電圧■４は、節点３の基準電圧Ｖ■Ｆの低下に
追従して速やが（ご低下する。節点５の電圧■５は、節
点５の抵抗Ｒ４による放電だけでなく、節点３と節点５
の間に設けられたコンデンサＣ２により、節点３の基準
電圧ＶＲＥＦの低下が伝達されることにより、速やかに
低下する。
圧ＶＲ２ｐが低下することにより、ＮＭＯ８Ｆ Ｅ Ｔ
Ｑ １がオン状態になること、及び節点３と４との間
に設けられたコンデンサＣ１による容量結合とにより、
節点４の電圧■４は、節点３の基準電圧Ｖ■Ｆの低下に
追従して速やが（ご低下する。節点５の電圧■５は、節
点５の抵抗Ｒ４による放電だけでなく、節点３と節点５
の間に設けられたコンデンサＣ２により、節点３の基準
電圧ＶＲＥＦの低下が伝達されることにより、速やかに
低下する。
節点４の電圧Ｖ４の低下により、ＮＭＯＳＦＥＴ Ｑ
３はオフ状態となり、節点５の電圧■５の低下により、
Ｐ Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ４がオン状態となるの
で、出力電圧Ｖｏが電源ＶＤＤの電圧低下に速やかに追
従することになる。
３はオフ状態となり、節点５の電圧■５の低下により、
Ｐ Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ４がオン状態となるの
で、出力電圧Ｖｏが電源ＶＤＤの電圧低下に速やかに追
従することになる。
以上説明したように、本発明は、電源回路において基準
電圧を有する節点と、出力節点を駆動する電界効果トラ
ンジスタのゲート電極との間に容量結合を設けることに
より、電源電圧の変動に対して、出力電圧が速やかに追
従することができる効果を有する。
電圧を有する節点と、出力節点を駆動する電界効果トラ
ンジスタのゲート電極との間に容量結合を設けることに
より、電源電圧の変動に対して、出力電圧が速やかに追
従することができる効果を有する。
第１図は本発明の一実施例の回路図、第２図は第１図に
示す回路の電源電圧変動に対する各節点の電圧の変動を
示す波形図、第３図は従来用いられている電源回路の回
路図、第４図は第３図に示す回路の電源電圧変動に対す
る各節点の電圧の変動を示す波形図である。 １・・・・・・分圧器、２，１２・・・・・・電流増幅
器、３゜４．５．６．１４，１５．１６・・・・・・節
点、Ｑｌ。 Ｑ３・・・・・・ＮＭＯＳＦＥＴ、Ｑ２ 、Ｑ４・・・
・・・ＰＭ○５ＦＥＴ、Ｒ，、Ｒ２、Ｒ９，Ｒ４・・・
・・・抵抗、Ｃ１，Ｃ２・・・・・・コンデンサ。 代理人 弁理士 内 原 音 綱か 第２ｖＪ 第３ 図 第４ 口
示す回路の電源電圧変動に対する各節点の電圧の変動を
示す波形図、第３図は従来用いられている電源回路の回
路図、第４図は第３図に示す回路の電源電圧変動に対す
る各節点の電圧の変動を示す波形図である。 １・・・・・・分圧器、２，１２・・・・・・電流増幅
器、３゜４．５．６．１４，１５．１６・・・・・・節
点、Ｑｌ。 Ｑ３・・・・・・ＮＭＯＳＦＥＴ、Ｑ２ 、Ｑ４・・・
・・・ＰＭ○５ＦＥＴ、Ｒ，、Ｒ２、Ｒ９，Ｒ４・・・
・・・抵抗、Ｃ１，Ｃ２・・・・・・コンデンサ。 代理人 弁理士 内 原 音 綱か 第２ｖＪ 第３ 図 第４ 口
Claims (1)
- 基準電圧として使用される電圧を直流電源電圧から分
圧する分圧器と、電界効果トランジスタが使用され前記
基準電圧と同じ電圧を出力して負荷に電流を供給するよ
うに制御された電流増幅器とを備えた電源回路において
、前記電流増幅器の出力節点にそれぞれソース電極及び
ドレイン電極が接続されたＮ型及びＰ型電界効果トラン
ジスタのゲート電極と、前記基準電圧を有する内部節点
との間に接続されたコンデンサを備えたことを特徴とす
る電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62255839A JPH0198007A (ja) | 1987-10-09 | 1987-10-09 | 電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62255839A JPH0198007A (ja) | 1987-10-09 | 1987-10-09 | 電源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0198007A true JPH0198007A (ja) | 1989-04-17 |
Family
ID=17284309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62255839A Pending JPH0198007A (ja) | 1987-10-09 | 1987-10-09 | 電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0198007A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61217815A (ja) * | 1985-03-04 | 1986-09-27 | アドバンスト・マイクロ・デイバイシズ・インコーポレーテツド | 低電力、低出力インピーダンスオンチツプ電圧基準発生器 |
-
1987
- 1987-10-09 JP JP62255839A patent/JPH0198007A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61217815A (ja) * | 1985-03-04 | 1986-09-27 | アドバンスト・マイクロ・デイバイシズ・インコーポレーテツド | 低電力、低出力インピーダンスオンチツプ電圧基準発生器 |
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