JPH0198029A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH0198029A JPH0198029A JP25567587A JP25567587A JPH0198029A JP H0198029 A JPH0198029 A JP H0198029A JP 25567587 A JP25567587 A JP 25567587A JP 25567587 A JP25567587 A JP 25567587A JP H0198029 A JPH0198029 A JP H0198029A
- Authority
- JP
- Japan
- Prior art keywords
- processing
- request
- priority
- interruption
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概 要］
本発明はデータ処理装置において発生した処理要求に係
る実行の制御に関し、 優先度の高い処理要求が直ちに実行できない条件を生じ
たとき、これによって他の処理が影響を受けることの少
ない制御方式を提供することを目的とし、 処理要求を優先度の高い群と優先度の低い群とに分けて
保持し、優先度の高い処理要求の群の中の処理要求を先
に処理してから、優先度の低い群の処理要求に係る処理
を実行するごとく構成されたデータ処理装置において、
優先度の高い処理要求の群の中から選択した処理要求に
係る処理が直ちに実行できない状態であるとき、該処理
要求を該処理要求が属する群の優先度より低い優先度を
有する処理要求の群に移行させて保持する手段を設ける
ことにより構成する。
る実行の制御に関し、 優先度の高い処理要求が直ちに実行できない条件を生じ
たとき、これによって他の処理が影響を受けることの少
ない制御方式を提供することを目的とし、 処理要求を優先度の高い群と優先度の低い群とに分けて
保持し、優先度の高い処理要求の群の中の処理要求を先
に処理してから、優先度の低い群の処理要求に係る処理
を実行するごとく構成されたデータ処理装置において、
優先度の高い処理要求の群の中から選択した処理要求に
係る処理が直ちに実行できない状態であるとき、該処理
要求を該処理要求が属する群の優先度より低い優先度を
有する処理要求の群に移行させて保持する手段を設ける
ことにより構成する。
［産業上の利用分野］
本発明はデータ処理装置の制御に関するものであって、
特に処理要求を優先度の高い群と優先度の低い群とに分
けて保持し、優先度の高い処理要求の群の中の処理要求
を先に処理してから、優先度の低い群の処理要求に係る
処理を実行するごとく構成されたデータ処理装置におけ
る、優先度の高い処理要求の群の中から選択した処理要
求に係る処理が直ちに実行できない状態であるときの制
御に係る。
特に処理要求を優先度の高い群と優先度の低い群とに分
けて保持し、優先度の高い処理要求の群の中の処理要求
を先に処理してから、優先度の低い群の処理要求に係る
処理を実行するごとく構成されたデータ処理装置におけ
る、優先度の高い処理要求の群の中から選択した処理要
求に係る処理が直ちに実行できない状態であるときの制
御に係る。
［従来の技術］
複数の、非同期的に動作するプロセッサにより構成され
るデータ処理装置では、単一のプロセッサが、他の複数
のプロセッサに接続され、互いに通信を行ないながら処
理を進めて行くという、構成が一般的である。この場合
、ある一つのプロセッサが、複数のプロセッサから非同
期的に発行される処理要求を受付け、順次これを処理す
る手段が必要となる。
るデータ処理装置では、単一のプロセッサが、他の複数
のプロセッサに接続され、互いに通信を行ないながら処
理を進めて行くという、構成が一般的である。この場合
、ある一つのプロセッサが、複数のプロセッサから非同
期的に発行される処理要求を受付け、順次これを処理す
る手段が必要となる。
このような制御を実現するために、従来より用いられて
きた方法を以下に述べる。
きた方法を以下に述べる。
複数の処理要求が非同期的に発行されるのに対し、プロ
セッサにおける処理は逐次的にしか行なうことができな
い、このため、処理要求は−Ｈバッファ等に格納され、
ハードウェアまたはソフトウェアによって最も優先順位
の高い処理要求を選択した後に、この要求に従った処理
が行なわれる。送られてくる処理要求にはその内容によ
って優先度が定められていて、例えば優先度の高いもの
はプロセッサに対する割込み要因となる処理要求である
ような構成を考えることができる。このような従来のデ
ータ処理装置の回路構成の例を第４図に示す。
セッサにおける処理は逐次的にしか行なうことができな
い、このため、処理要求は−Ｈバッファ等に格納され、
ハードウェアまたはソフトウェアによって最も優先順位
の高い処理要求を選択した後に、この要求に従った処理
が行なわれる。送られてくる処理要求にはその内容によ
って優先度が定められていて、例えば優先度の高いもの
はプロセッサに対する割込み要因となる処理要求である
ような構成を考えることができる。このような従来のデ
ータ処理装置の回路構成の例を第４図に示す。
第４図において、５０はデータ処理装置、５１は処理要
求発信元、５２は割り込み処理要求保持回路、５３は通
常処理要求保持回路、５４はプロセッサ、５５はデータ
バスを表している。
求発信元、５２は割り込み処理要求保持回路、５３は通
常処理要求保持回路、５４はプロセッサ、５５はデータ
バスを表している。
同図において、データ処理袋Ｗ５０はＮ個の処理要求発
信元５１に接続されていて、送られてきた割込み要因と
ならない通常処理要求（ＮＭＬ−ＲＱ ）を保持する回
路５３、及び割込み処理要求（ＲＰＴ−ＲＱ）を保持す
る回路５２を持っている０割込み処理要求が存在しない
場合には、プロセッサ５４は通常処理要求の内で最も優
先順位の高い処理要求をハードウェアまたはソフトウェ
アによって選択し、その内容に基づいた処理を行なう、
一方、割込み処理要求が一つでも存在すれば、割込み信
号（ＲＵＰＴ）がＯＮになりプロセッサ割込みがかかる
。このときプロセッサ５４は、実行中であった処理を中
断し、これを退避した後に割込み処理を開始する。ここ
で、割込み処理要求が複数存在する場合には、ハードウ
ェアまたはソフトウェアによってこの中で最も優先順位
の高い処理要求を選択し、実行する。
信元５１に接続されていて、送られてきた割込み要因と
ならない通常処理要求（ＮＭＬ−ＲＱ ）を保持する回
路５３、及び割込み処理要求（ＲＰＴ−ＲＱ）を保持す
る回路５２を持っている０割込み処理要求が存在しない
場合には、プロセッサ５４は通常処理要求の内で最も優
先順位の高い処理要求をハードウェアまたはソフトウェ
アによって選択し、その内容に基づいた処理を行なう、
一方、割込み処理要求が一つでも存在すれば、割込み信
号（ＲＵＰＴ）がＯＮになりプロセッサ割込みがかかる
。このときプロセッサ５４は、実行中であった処理を中
断し、これを退避した後に割込み処理を開始する。ここ
で、割込み処理要求が複数存在する場合には、ハードウ
ェアまたはソフトウェアによってこの中で最も優先順位
の高い処理要求を選択し、実行する。
［発明が解決しようとする問題点］
上述したような従来のデータ処理装置において、割込ま
れたプロセッサは実行中であった処理を一時中断し、割
込み要因に対応する処理の実行を開始しようとするが、
プロセッサや周辺装置の状態などによっては該処理を即
座に実行できない場合があり、割込み処理要求の実行を
延期する手段が必要となる。従来、このようなときには
、プログラムによって処理要求を一時メモリに退避した
後に、これに対応する割込み要求保持回路をクリアして
割込み信号（ＲＵＰＴ）をＯＦＦにするか、あるいは割
込みにマスクをして割込み信号を無効とする等の方法を
とっていた。しかし、処理要求の退避、再読出しを行な
うためにはプログラムに新たな専用のルーチンが必要と
なりステップ数が増加する。また、退避した処理要求の
再実行のタイミングの判定も困難な問題として残されて
いた０割込みマスクを用いる方法では、メモリへの退避
、再読出しは必要とされないが、他のプロセッサから発
行された即座に実行可能な割込み処理要求までも同時に
待たされてしまうという欠点があった。また、メモリへ
の退避を行なう場合と同様に、割込みマスクをはずすタ
イミングも問題となっていた。
れたプロセッサは実行中であった処理を一時中断し、割
込み要因に対応する処理の実行を開始しようとするが、
プロセッサや周辺装置の状態などによっては該処理を即
座に実行できない場合があり、割込み処理要求の実行を
延期する手段が必要となる。従来、このようなときには
、プログラムによって処理要求を一時メモリに退避した
後に、これに対応する割込み要求保持回路をクリアして
割込み信号（ＲＵＰＴ）をＯＦＦにするか、あるいは割
込みにマスクをして割込み信号を無効とする等の方法を
とっていた。しかし、処理要求の退避、再読出しを行な
うためにはプログラムに新たな専用のルーチンが必要と
なりステップ数が増加する。また、退避した処理要求の
再実行のタイミングの判定も困難な問題として残されて
いた０割込みマスクを用いる方法では、メモリへの退避
、再読出しは必要とされないが、他のプロセッサから発
行された即座に実行可能な割込み処理要求までも同時に
待たされてしまうという欠点があった。また、メモリへ
の退避を行なう場合と同様に、割込みマスクをはずすタ
イミングも問題となっていた。
本発明はこのような従来の問題点に鑑み、高い優先度を
有する処理要求について、直ちに実行することが不可能
な条件が生じた場合に、その処理の延期や再実行などが
、ハードウェアやソフトウェアの負担を大幅に増加させ
ることなく実現可能であって、他の処理に対する影響も
少ない制御手段を提供することを目的としている。
有する処理要求について、直ちに実行することが不可能
な条件が生じた場合に、その処理の延期や再実行などが
、ハードウェアやソフトウェアの負担を大幅に増加させ
ることなく実現可能であって、他の処理に対する影響も
少ない制御手段を提供することを目的としている。
［問題点を解決するための手段］
本発明によれば上述の目的は、前記特許請求の範囲に記
載した手段により達成される。すなわち、本発明は、処
理要求を優先度の高い群と優先度の低い群とに分けて保
持し、優先度の高い処理要求の群の中から優先順位の高
い順に処理要求を取り出して処理を行ない、該優先度の
高い群に属する処理要求がなくなったとき、優先度の低
い群の処理要求に係る処理を実行するごとく構成された
データ処理装置において、優先度の高い処理要求の群の
中から選択した処理要求に係る処理が直ちに実行できな
い状態であるとき、該処理要求を該処理要求が属する群
の優先度より低い優先度を有する処理要求の群に移行さ
せて保持する手段を設けたデータ処理装置である。
載した手段により達成される。すなわち、本発明は、処
理要求を優先度の高い群と優先度の低い群とに分けて保
持し、優先度の高い処理要求の群の中から優先順位の高
い順に処理要求を取り出して処理を行ない、該優先度の
高い群に属する処理要求がなくなったとき、優先度の低
い群の処理要求に係る処理を実行するごとく構成された
データ処理装置において、優先度の高い処理要求の群の
中から選択した処理要求に係る処理が直ちに実行できな
い状態であるとき、該処理要求を該処理要求が属する群
の優先度より低い優先度を有する処理要求の群に移行さ
せて保持する手段を設けたデータ処理装置である。
［作用］
上述した本発明による制御手段を有するデータ処理装置
においては、優先度の高い処理要求の群の中から選択し
た処理要求に係る処理が直ちに実行できない状態である
とき、該処理要求を該処理要求が属する群の優先度より
低い優先度を有する処理要求の群に移行させて保持する
。
においては、優先度の高い処理要求の群の中から選択し
た処理要求に係る処理が直ちに実行できない状態である
とき、該処理要求を該処理要求が属する群の優先度より
低い優先度を有する処理要求の群に移行させて保持する
。
これは、単に処理要求表示の引継ぎだけで良いから、ハ
ードウェアで実現するにしても、ソフトウェアで実現す
るにしても非常に簡潔なものとなる。
ードウェアで実現するにしても、ソフトウェアで実現す
るにしても非常に簡潔なものとなる。
そして、これにより、高い優先度を有する群の後続の処
理要求を優先的に処理することが可能となる。
理要求を優先的に処理することが可能となる。
優先度の低い群に移行された前述の処理要求は、その後
、プロセッサが優先度の低い処理要求が受は付けられる
状態になって選択されたとき、処理可能な条件が整って
いれば、そこで処理されることになる。
、プロセッサが優先度の低い処理要求が受は付けられる
状態になって選択されたとき、処理可能な条件が整って
いれば、そこで処理されることになる。
［実施例］
本発明の実施例に間し、計算機システムのチャネル制御
装置への適用例について説明する。
装置への適用例について説明する。
第３図は本発明を適用する計算機システムの全体構成を
示す図であって、複数の演算処理装置１１〜１ｒ＋（以
下ＣＰＵとも言う）と、一つのチャネル制御装置２（以
下ＣＨＰとも言う）、および記憶装置３（以下ＭＳＵと
も言う）より成る０Ｍ５Ｕ３とＣＰ Ｕ １ ＋〜１
ｎ、ＣＨＰ ２の間はデータバスにより・接続され、こ
れを介してＣＰＵ１１〜１ｎおよびＣＨＰ２はＭＳＵ３
にアクセスできる。更にＣＰ Ｕ １ ＋ 〜ｌ ｎが
ＣＨＰ２に入出カー処理を依頼するためのバスが、ＣＨ
Ｐ２と複数のＣＰ Ｕ Ｉ Ｉ〜１ｎとの間で一対一に
はられている。複数のＣＰ Ｕ １ ＋〜１ｎはそれぞ
れ非同期的に動作し、入出力命令を検出するとＣＨＰ２
に処理要求を発行する。ＣＨＰ２は複数のＣＰＵから送
られてくる処理要求を受付けその内容に基づいた処理を
実行する。ここで、通常の処理要求は逐次処理されてい
くが、緊急度の高い処理要求、あるいはＣＨＰ２からの
素早い応答を必要とする処理要求はＣＨＰ２に対する割
込みとして処理される。前者としては、ＣＰＵがＣＨＰ
２の異常を検出したときに発行するＣＡＮＣＥＬリクエ
スト、後者としては、Ｔ ＣＨ（ＴＥＳＴ ＣＨＡＮＮ
ＥＬリクエスト）などがある。
示す図であって、複数の演算処理装置１１〜１ｒ＋（以
下ＣＰＵとも言う）と、一つのチャネル制御装置２（以
下ＣＨＰとも言う）、および記憶装置３（以下ＭＳＵと
も言う）より成る０Ｍ５Ｕ３とＣＰ Ｕ １ ＋〜１
ｎ、ＣＨＰ ２の間はデータバスにより・接続され、こ
れを介してＣＰＵ１１〜１ｎおよびＣＨＰ２はＭＳＵ３
にアクセスできる。更にＣＰ Ｕ １ ＋ 〜ｌ ｎが
ＣＨＰ２に入出カー処理を依頼するためのバスが、ＣＨ
Ｐ２と複数のＣＰ Ｕ Ｉ Ｉ〜１ｎとの間で一対一に
はられている。複数のＣＰ Ｕ １ ＋〜１ｎはそれぞ
れ非同期的に動作し、入出力命令を検出するとＣＨＰ２
に処理要求を発行する。ＣＨＰ２は複数のＣＰＵから送
られてくる処理要求を受付けその内容に基づいた処理を
実行する。ここで、通常の処理要求は逐次処理されてい
くが、緊急度の高い処理要求、あるいはＣＨＰ２からの
素早い応答を必要とする処理要求はＣＨＰ２に対する割
込みとして処理される。前者としては、ＣＰＵがＣＨＰ
２の異常を検出したときに発行するＣＡＮＣＥＬリクエ
スト、後者としては、Ｔ ＣＨ（ＴＥＳＴ ＣＨＡＮＮ
ＥＬリクエスト）などがある。
第１図は、本発明の一実施例のブロック図であって、Ｃ
ＨＰのＣＰＵインタフェース回路のうち、一つのＣＰＵ
に接続される部分の構成を示している。同図において、
４はＣＰＵ、５はＣＨＰ、６はバッファ、７．８はデコ
ーダ、９．１０はセレクタ、１１．１２は優先順位回路
、１３は割込要求保持ラッチ、１４は通常要求保持ラッ
チ、１５はプロセッサ、１６はデータバス、１７〜１９
は比較回路、２０はアンドゲートを表している。
ＨＰのＣＰＵインタフェース回路のうち、一つのＣＰＵ
に接続される部分の構成を示している。同図において、
４はＣＰＵ、５はＣＨＰ、６はバッファ、７．８はデコ
ーダ、９．１０はセレクタ、１１．１２は優先順位回路
、１３は割込要求保持ラッチ、１４は通常要求保持ラッ
チ、１５はプロセッサ、１６はデータバス、１７〜１９
は比較回路、２０はアンドゲートを表している。
ＣＨＰ５のインタフェース回路では、ＣＰＵ４から送ら
れてきた処理要求をバッファ６に格納すると同時に、バ
ス上のデータをデコードし、この処理要求が割込み要因
となるものであった場合には割込み処理要求保持ラッチ
１３を、割込み要因とならない場合には、通常処理要求
保持ラッチ１４をセットする。各ＣＰＵに対応する割込
み要求保持信号（ＲＰＴ−ＨＬＤ）はＯＲをとられ、こ
れがプロセッサ１５に対する割込み信号（ＲＵＰＴ）に
なる０通常処理要求保持信号（ＮＭＬ−ＨＬＤ ）と割
込み処理要求保持信号（ＲＰＴ−ＨＬＤ＞はそれぞれ優
先順位回路１２あるいは１１に入力され、その出力とし
て最も高い優先順位を持つ処理要求を発行したＣＰＵの
番号（ＲＰＴ−ＣＰＵ＃、ＮＭＬ−ＣＰＵ＃）が得られ
る。ここで、割込み処理要求が一つでも存在した場合に
は割込み信号（ＲＵＰＴ）がＯＮになり、プロセッサ１
５に割込みがかかると同時に、ＲＰＴ−ＣＰＵ＃がセレ
クタ９を通じてデータバスに出力される。 ！１１込み
処理要求が存在しない場合には、割込み信号がＯＦＦと
なることによりＮＭＬ−ＣＰＵ＃がデータバスに出力さ
れる。セレクタ９の出力となるＣＰＵ番号はセレクタ１
０にも送られ最終的に選択された処理要求の内容をデー
タバス１６を介してプロセッサ１５に伝える。
れてきた処理要求をバッファ６に格納すると同時に、バ
ス上のデータをデコードし、この処理要求が割込み要因
となるものであった場合には割込み処理要求保持ラッチ
１３を、割込み要因とならない場合には、通常処理要求
保持ラッチ１４をセットする。各ＣＰＵに対応する割込
み要求保持信号（ＲＰＴ−ＨＬＤ）はＯＲをとられ、こ
れがプロセッサ１５に対する割込み信号（ＲＵＰＴ）に
なる０通常処理要求保持信号（ＮＭＬ−ＨＬＤ ）と割
込み処理要求保持信号（ＲＰＴ−ＨＬＤ＞はそれぞれ優
先順位回路１２あるいは１１に入力され、その出力とし
て最も高い優先順位を持つ処理要求を発行したＣＰＵの
番号（ＲＰＴ−ＣＰＵ＃、ＮＭＬ−ＣＰＵ＃）が得られ
る。ここで、割込み処理要求が一つでも存在した場合に
は割込み信号（ＲＵＰＴ）がＯＮになり、プロセッサ１
５に割込みがかかると同時に、ＲＰＴ−ＣＰＵ＃がセレ
クタ９を通じてデータバスに出力される。 ！１１込み
処理要求が存在しない場合には、割込み信号がＯＦＦと
なることによりＮＭＬ−ＣＰＵ＃がデータバスに出力さ
れる。セレクタ９の出力となるＣＰＵ番号はセレクタ１
０にも送られ最終的に選択された処理要求の内容をデー
タバス１６を介してプロセッサ１５に伝える。
このようにして選択されたＣＰＵからの処理要求は、Ｃ
ＨＰＳ上のマイクロプログラムによって逐次処理されて
いく、第２図はマイクロプログラムの処理の例を示す流
れ図であって、（ａ）は、ＣＰＵからの割込み処理要求
を扱うルーチンのフローチャートを示している。
ＨＰＳ上のマイクロプログラムによって逐次処理されて
いく、第２図はマイクロプログラムの処理の例を示す流
れ図であって、（ａ）は、ＣＰＵからの割込み処理要求
を扱うルーチンのフローチャートを示している。
すなわち、割込み信号（ＲＵＰＴ）がＯＮになりプロセ
ッサに対する割込みが検出されると、第２図（＆）に示
される割込み処理ルーチンが起動され、プロセッサは処
理要求に対応した動作を開始しようとする。しかし、シ
ステムの状態等によっては、この割込み処理の即時実行
が不可能な場合がある０例えばＴＣＨの場合、ＣＨＰは
チャネルの状態を調べて結果をコンデイション・コード
としてＣＰＵに通知するが、このときチャネルがイニシ
ャル・セレクション中の場合コンデイション・コードが
確定せず、ＴＣＨを終結させることができない、更に、
イニシャル・セレクションはプロセッサの動作速度に比
較して多大な時間がかかり、その終了を待ち続けること
は処理効率の大きな低下を招くことになる。このような
場合、プロセッサはインタフェース回路に対し処理延期
信号（５ＴＡＣＫ−ＲＰＴ ）を送出し、割込み処理ル
ーチンを終える。処理延期信号がＯＮになると割込み処
理要求保持ラッチがクリアされ、通常処理要求保持ラッ
チがセットされる。この結果、他に割込み処理要求が存
在しない場合には割込み信号（ＲＵＰＴ）がＯＦＦにな
り、プロセッサは通常処理ルーチンに戻る。他の割込み
処理要求が存在する場合には、割込み信号（ＲＵＰＴ）
はＯＮのままとなりプロセッサは再び割込み処理ルーチ
ンに入る。処理が延期されたＴＣＨは通常処理要求と同
等に扱われ、マイクロプログラムの通常処理ルーチンに
よって処理される。
ッサに対する割込みが検出されると、第２図（＆）に示
される割込み処理ルーチンが起動され、プロセッサは処
理要求に対応した動作を開始しようとする。しかし、シ
ステムの状態等によっては、この割込み処理の即時実行
が不可能な場合がある０例えばＴＣＨの場合、ＣＨＰは
チャネルの状態を調べて結果をコンデイション・コード
としてＣＰＵに通知するが、このときチャネルがイニシ
ャル・セレクション中の場合コンデイション・コードが
確定せず、ＴＣＨを終結させることができない、更に、
イニシャル・セレクションはプロセッサの動作速度に比
較して多大な時間がかかり、その終了を待ち続けること
は処理効率の大きな低下を招くことになる。このような
場合、プロセッサはインタフェース回路に対し処理延期
信号（５ＴＡＣＫ−ＲＰＴ ）を送出し、割込み処理ル
ーチンを終える。処理延期信号がＯＮになると割込み処
理要求保持ラッチがクリアされ、通常処理要求保持ラッ
チがセットされる。この結果、他に割込み処理要求が存
在しない場合には割込み信号（ＲＵＰＴ）がＯＦＦにな
り、プロセッサは通常処理ルーチンに戻る。他の割込み
処理要求が存在する場合には、割込み信号（ＲＵＰＴ）
はＯＮのままとなりプロセッサは再び割込み処理ルーチ
ンに入る。処理が延期されたＴＣＨは通常処理要求と同
等に扱われ、マイクロプログラムの通常処理ルーチンに
よって処理される。
通常処理要求を扱うルーチンのフローチャートは第２図
（ｂ）に示すようになっている。
（ｂ）に示すようになっている。
通常処理ルーチンにおいても、優先順位回路によって選
択された処理要求がＣＨＰにおいて実行可能かどうかが
、まず判断される。もしこの処理の実行を先送りしたい
場合には、プロセッサはインタフェース回路に対し、優
先順位変更信号（ＰＲＩＯＲＩＴＹ−ＣＨＧ）を送出す
る。
択された処理要求がＣＨＰにおいて実行可能かどうかが
、まず判断される。もしこの処理の実行を先送りしたい
場合には、プロセッサはインタフェース回路に対し、優
先順位変更信号（ＰＲＩＯＲＩＴＹ−ＣＨＧ）を送出す
る。
インタフェース回路は、この信号を受け、今まで選択さ
れていた処理要求を最低の優先順位とし新たに優先順位
を取り直す、これにより、プロセッサは他の処理要求を
先に実行することが可能となる。再び選択されたＴＣＨ
が、なお実行不可能であった場合にもこのシーケンスが
とられ、ＴＣＨの実行は更に延期される。
れていた処理要求を最低の優先順位とし新たに優先順位
を取り直す、これにより、プロセッサは他の処理要求を
先に実行することが可能となる。再び選択されたＴＣＨ
が、なお実行不可能であった場合にもこのシーケンスが
とられ、ＴＣＨの実行は更に延期される。
［発明の効果］
以上説明したように、本発明によれば、処理要求を例え
ば割込みのような優先度の高い群と通常の処理のような
優先度の低い群とに分けて保持し、優先度の高い処理要
求の群の中から優先順位の高い順に処理要求を取り出し
て処理を行ない、該優先度の高い群に属する処理要求が
なくなったとき、優先度の低い群の処理要求に係る処理
を実行するごとく構成されたデータ処理装置において、
優先度の高い処理要求が何らかの原因により実行不可能
な状態を生じたとき、他の処理に大きな影響を与えるこ
となく、その実行を延期したり、再実行したりする制御
を、僅かなハードウェアあるいはソフトウェアの追加に
よって実現できる利点がある。
ば割込みのような優先度の高い群と通常の処理のような
優先度の低い群とに分けて保持し、優先度の高い処理要
求の群の中から優先順位の高い順に処理要求を取り出し
て処理を行ない、該優先度の高い群に属する処理要求が
なくなったとき、優先度の低い群の処理要求に係る処理
を実行するごとく構成されたデータ処理装置において、
優先度の高い処理要求が何らかの原因により実行不可能
な状態を生じたとき、他の処理に大きな影響を与えるこ
となく、その実行を延期したり、再実行したりする制御
を、僅かなハードウェアあるいはソフトウェアの追加に
よって実現できる利点がある。
第１図は本発明の一実施例のブロック図、第２図はマイ
クロプログラムの処理の例を示す流れ図、第３図は本発
明を適用する計算機システムの全体構成を示す図、第４
図は従来のデータ処理装置の回路構成の例を示す図であ
る。 １１〜１ｎ・・・・・・演算処理装置、２・・・・・・
チャネル制御装置、３・・・・・・記憶装置、４・・・
・・・ＣＰＵ、５・・・・・・ＣＨＰ、、６・・・・・
・バッファ、７．８・・・・・・デコーダ、９．１０・
・・・・・セレクタ、１１．１２・・・・・・優先順位
回路、１３・・・・・・割込要求保持ラッチ、１４・・
・・・・通常要求保持ラッチ、１５・・・・・・プロセ
ッサ、１６・・・・・・データバス、１７〜１９・・・
・・・比較回路、２０・・・・・・アンドゲート（、ａ
） （ｂ）マイクロプログ
ラムの処理０勝１を示す嵐れ同第 ２ 図 第 ３ 図 従来めデーダ匁鵠１良璧の＠路講威の例を示寸ｇ第４
図
クロプログラムの処理の例を示す流れ図、第３図は本発
明を適用する計算機システムの全体構成を示す図、第４
図は従来のデータ処理装置の回路構成の例を示す図であ
る。 １１〜１ｎ・・・・・・演算処理装置、２・・・・・・
チャネル制御装置、３・・・・・・記憶装置、４・・・
・・・ＣＰＵ、５・・・・・・ＣＨＰ、、６・・・・・
・バッファ、７．８・・・・・・デコーダ、９．１０・
・・・・・セレクタ、１１．１２・・・・・・優先順位
回路、１３・・・・・・割込要求保持ラッチ、１４・・
・・・・通常要求保持ラッチ、１５・・・・・・プロセ
ッサ、１６・・・・・・データバス、１７〜１９・・・
・・・比較回路、２０・・・・・・アンドゲート（、ａ
） （ｂ）マイクロプログ
ラムの処理０勝１を示す嵐れ同第 ２ 図 第 ３ 図 従来めデーダ匁鵠１良璧の＠路講威の例を示寸ｇ第４
図
Claims (1)
- 【特許請求の範囲】 処理要求を優先度の高い群と優先度の低い群とに分けて
保持し、優先度の高い処理要求の群の中から優先順位の
高い順に処理要求を取り出して処理を行ない、該優先度
の高い群に属する処理要求がなくなったとき、優先度の
低い群の処理要求に係る処理を実行するごとく構成され
たデータ処理装置において、 優先度の高い処理要求の群の中から選択した処理要求に
係る処理が直ちに実行できない状態であるとき、該処理
要求を該処理要求が属する群の優先度より低い優先度を
有する処理要求の群に移行させて保持する手段を設けた
ことを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62255675A JPH0752393B2 (ja) | 1987-10-09 | 1987-10-09 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62255675A JPH0752393B2 (ja) | 1987-10-09 | 1987-10-09 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0198029A true JPH0198029A (ja) | 1989-04-17 |
| JPH0752393B2 JPH0752393B2 (ja) | 1995-06-05 |
Family
ID=17282058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62255675A Expired - Lifetime JPH0752393B2 (ja) | 1987-10-09 | 1987-10-09 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752393B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51131229A (en) * | 1975-05-12 | 1976-11-15 | Hitachi Ltd | Offering control system of electronic computer |
-
1987
- 1987-10-09 JP JP62255675A patent/JPH0752393B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51131229A (en) * | 1975-05-12 | 1976-11-15 | Hitachi Ltd | Offering control system of electronic computer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0752393B2 (ja) | 1995-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100588790B1 (ko) | 데이터처리기에서의후속명령처리에작용하는방법및장치 | |
| US7020871B2 (en) | Breakpoint method for parallel hardware threads in multithreaded processor | |
| JPH02156334A (ja) | 情報処理装置 | |
| JPS63261449A (ja) | デ−タ処理装置 | |
| JPS62115542A (ja) | 情報処理装置 | |
| EP0385136B1 (en) | Microprocessor cooperating with a coprocessor | |
| EP0335990B1 (en) | Processor-processor synchronization | |
| JPH0198029A (ja) | データ処理装置 | |
| JPH04288625A (ja) | マイクロコンピュータ | |
| JPS6336023B2 (ja) | ||
| JPH06103223A (ja) | データ処理装置 | |
| JPH0433130A (ja) | マルチチップ構成方法 | |
| JPS61166631A (ja) | マイクロプログラム制御処理方法 | |
| JP2872042B2 (ja) | 共有メモリアクセス方式 | |
| JPS5868162A (ja) | 再試行処理方式 | |
| JP2581327B2 (ja) | 仮想計算機の入出力割込み処理方式 | |
| KR100672550B1 (ko) | 멀티플 인터럽트 처리 방법 | |
| JPS6252900B2 (ja) | ||
| JP2871171B2 (ja) | マイクロコンピュータ | |
| JPS61210461A (ja) | デ−タチェイン方式 | |
| JPS5942331B2 (ja) | プロセツサソウチノセイギヨホウシキ | |
| JPS62243031A (ja) | 情報処理装置 | |
| JPH03250275A (ja) | １チップマイクロプロセッサ | |
| JPS61220035A (ja) | 割り込み発生回路 | |
| JPS6160161A (ja) | マルチプロセツサシステム |