JPS61210461A - デ−タチェイン方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 以下の順序で、本発明を説明する。

Ａ、概要 Ｂ、産業上の利用分野 Ｃ０従来の技術（第４図、第５図） Ｄ０発明が解決しようとする問題点 Ｅ３問題点を解決するための手段（第１図）Ｆ０作用 Ｇ、実施例（第１図、第２図、第３図）Ｇ１．ＤＭＡコ
ントローラの説明（第２図）Ｇ２．データチェイン動作
の説明（第３図）Ｈ０発明の効果 Ａ、（概　　要〕 ＤＭＡ転送におけるデータチェイン方式であって、１つ
のデータ転送終了時にチェイニング用レジスタの設定が
間に合わなくても転送を終了させず、ＤＭＡ転送要求に
対する応答を遅らせ、サブチャネル再設定後、データ転
送を再開する。

Ｂ、（産業上の利用分野〕 本発明は、ＤＭＡ転送において入出力装置と主記憶内の
複数領域との間の入出力動作を連続して行うデータチェ
イン方式、より詳細には、ＤＭＡ（Ｄｉｒｅｃｔ　Ｍｅ
ｏ＋ｏｒｙ　Ａｃｃｅｓｓ　：直接メモリアクセス）コ
ントローラ内に実行中の入出力動作を制御するサブチャ
ネル・レジスタと次の入出力動作を制御する情報を格納
するチェイニング用レジスタを備え、実行中の入出力動
作の終了時にチェイニング用レジスタからサブチャネル
・レジスタへ情報をコピーして、入出力装置と主記憶内
の複数領域との間の入出力動作を連続して行う様にする
ＤＭＡ転送におけるデータチェイン方式に関する。

計算機システムにおいて、入出力装置と主記憶内の複数
領域との間の入出力動作を連続して行う方式は、データ
チェイン方式と呼ばれている。このデータチェイン方式
には、１つの領域についてデータ転送が終了したときに
チャネル・プロセッサが割込みを受け、次のデータ転送
に対する命令を読み込んでデータ転送制御用のレジスタ
に再設定して、次のデータ転送を行う方式と、データ転
送を行っている間に次のデータ転送に対する制御情報を
チェイニング用レジスタに書き込み、データ転送が終了
するとチェイニング用レジスタの制御情報をデータ転送
制御用のサブチャネル・レジスタにコピーして、次のデ
ータ転送を行う方式とがある０本発明は、後者のデータ
チェイン方式に関するものである。

Ｃ０〔従来の技術〕 第４図は、従来のＤＭＡ転送におけるデータチェイン方
式の構成をブロック図で示したものである。

第４図において、１１は主記憶、１２は中央処理装置で
ある。１３は入出力装置（■０）で、図では２個の入出
力装置（１３Ａ、１３Ｂ）が例示されている。１４は入
出力装置コントローラ（■０コントローラ）で、内部に
バッファ（図示せず）を備えて入出力装置との間のデー
タの転送を制御する０図には、入出力装置１３Ａ及び１
３Ｂに対するＩＯコントローラ１４Ａ及び１４Ｂが示さ
れている。１５はチャネル機構で、内部にチャネル・プ
ロセッサ（ｃＨＰ）１６及びＤＭＡコントローラ１７を
備えている。ＣＨＰ　１６は、命令の解読や■０コント
ローラ１４及びＤＭＡコントローラ１７の制御を行う。

ＤＭＡコントローラ１７は、内部に実行中の入出力動作
を制御するサブチャネル１８と次の入出力動作を制御す
る制御情報が書き込まれる・チェイニング用レジスタ１
９を備え、主記憶１１と■０コントローラ１４間のデー
タ転送を実行する。

次に、第４図におけるデータチェイン方式による主記憶
１１と入出力装置１３間の連続データ転送方式を、主記
憶１１より入出力装置１３Ａにデータを連続して転送す
る場合を例にとって、第５図により説明する。

第５図において、上段の（ａｌはＣＨＰ　１６の動作タ
イミングを示したもので、ＣＨＰ　１６は、処理１及び
処理２とＩＯコントローラ１４Ａに対するチェイン処理
を時分割で同時処理している。優先順位は処理１が最も
高く、以下チェイン処理、処理２の順とする。中段の（
ｂ）は主記憶１１と１０コントローラ１４Ａ間のデータ
転送動作タイミングを、下段の（ｃ）はＩＯコントロー
ラ１４Ａと入出力装置１３Ａ間のデータ転送動作タイミ
ングを示したものである。

主記憶１１から転送されたデータはＩＯコントローラ１
４Ａのバッファ（図示せず）に一時格納された後、入出
力装置１３Ａに送出される。従って、主記憶１１と■０
コントローラ１４Ａ間の転送は、１０コントローラ１４
Ａと入出力装置１３Ａ間の転送よりも、（ｂ）及び（ｃ
）に示す様に、バッファの段数骨だけ先行して行うこと
ができる。

主記憶１１と１０コントローラ１４Ａ間の転送ｌが終了
したとき、ＤＭＡコントローラ１７内のチェイニング用
レジスタ１９には転送２に対する制御情報が格納されて
いるので、これがサブチャネル１８内のレジスタにコピ
ーされた後、Ｃ８Ｆ１８に対し割込みが行われる。

この転送２に対する制御情報に従って、主記憶１１と１
０コントローラ１４Ａ間では、（ｂ）に示す様に、転送
１に引き続き転送２が行われる。

一方、Ｃ８Ｆ１８は、ＤＭＡコントローラ１７から割込
みを受けたとき、順位の低い処理２を行っているので、
直ちに割込みを受付けて、（ａｌに示す様にＤＭＡコン
トローラ１７内のチェイニング用レジスタ１９に転送３
に対する制御情報の設定を行う。

主記憶１１と■０コントローラＬ４ＡＩＳ＋’ｆの転送
２が終了してＤＭＡコントローラ１７がＣＨＰ　１６に
割込み要求を行ったとき、ＣＨＰ　１６はチェイン処理
よりも順位の高い処理１を実行しているので、次の転送
４に対する制御情報のチェイニング用レジスタ１９への
設定は保留される。更に、主記憶１１と１０コントロー
ラ１４Ａ間で転送３が終了した時点でも、Ｃ８Ｆ１８は
処理１の実行中であるので、次の転送４の制御情報の設
定は行われない。ＤＭＡコントローラ１７は、チェイニ
ング用レジスタ１９の設定が間に合わず、サブチャネル
１８が実行中の転送３が終了するときにチェインができ
なかった場合には、ｌ０１３Ａに対し転送終了を通知す
る。

ＣＨＰ　１６は、処理１が終了すると、ＩＯコントロー
ラ１４Ａを再起動して、次の転送４以後の処理を再開す
る。

Ｄ、　　（発明が解決しようとする問題点〕従来のデー
タチェイン方式は、前述の様に、チェイニング用レジス
タの設定が間に合わず、サブチャネルが実行中の入出力
動作を終了するときにチェインができなかった場合は、
入出力装置に対して転送終了を通知し、転送可能状態に
なると、入出力装置を再起動していた。その場合、後で
入出力装置を再起動する為に余分のオーバヘッドを生じ
るという問題があった。

特に、入出力装置側で入出力データを一時的に蓄わえる
バッファを備えていて、第４図の（ｂ）及び（ｃ）に示
される様に、ＤＭＡコントローラよす発生された転送要
求に対するチェイン処理応答の遅れがある程度増大して
もデータ転送動作が可能なシステムの場合、バッファを
有効に利用できないという問題があった。

本発明は、従来のデータチェイン方式における前述の問
題点を解消する為に成されたもので、チェイニング用レ
ジスタの設定が間に合わずサブチャネルが実行中の入出
力動作を終了するときにチェインができない場合にも、
入出力動作の終了及び再起動処理を行うことなく入出力
動作を継続できる様にしたデータチェイン方式を提供す
ることを目的とする。

Ｅ、Ｃ問題点を解決するための手段〕 第１図は、本発明のデータチェイン方式の構成をブロッ
ク図で示したものである。

１１は主記憶で、内部に入出力装置との間でデータの入
出力動作を行う複数の領域を備えている。

１２は主記憶１１又は入出力装置との間で情報処理を行
う中央処理装置である。１３は入出力装置（■０）で４
個（１３゜〜１３．）が例示されている。１４は入出力
装置コントローラ（ＩＯコントローラ）で、各入出力装
置１３゜〜ｉ３ｉに対応して４個（１４゜〜１４３）設
けられ、各入出力装置との間のデータ転送を制御する。

１５はチャネル機構で、内部にチャネル・プロセッサ（
ｃＨＰ）１６及びＤＭＡコントローラ２０を備えている
。ＣＨＰ　１６は命令の解読やＩＯコントローラ１４及
びＤＭＡコントローラ２０の制御を行う。

ＤＭＡコントローラ２０は内部に実行中の入出力動作を
制御するサブチャネル２６、このサブチャネルが動作可
能か否かを示すレジスタ３２と、次の入出力動作を制御
する制御情報が設定されるチェイニング用レジスタ２１
、このチェイニング用レジスタ２１の制御情報が使用可
能か否かを示すレジスタ２５と、判定回路３６を備えて
いる０判定回路３６は、データチェインを行うべきとき
にチェイニング用レジスタ２１の制御情報が使用不可能
ならば、サブチャネル２６が動作不可能であることを前
記レジスタ３２に表示して以後のＤＭＡ転送要求に対す
る応答を保留する様にすると共に、チェイン処理が保留
になっていることをＣＨＰ１６に通知する。サブチャネ
ル２６は、ＣＨＰ１６が、サブチャネル・レジスタ２７
を設定し直してサブチャネル２６が動作可能であること
を前記レジスタ３２に表示したときに、ＤＭＡ転送を再
開する。

Ｆ、（作　用〕 正常なデータチェイン動作時は、サブチャネル２６が実
行中の主記憶１１と１０コントローラ１４間の入出力動
作（転送１）の次の入出力動作（転送２）に対する制御
情報がチェイニング用レジスタ２１に設定される。転送
１が終了すると、チェイニング用レジスタ２１に設定さ
れた転送２に対する制御情報がサブチャネル・レジスタ
２７にコピーされ、サブチャネル２６は転送２を実行す
る。それと共にＣＨＰ　１６に割込みが行われ、チェイ
ニング用レジスタ２１に次の転送３に対する制御情報が
設定され、以下、この軌作が繰り返される。

転送が終了してデータチェインを行うべきときにチェイ
ニング用レジスタ２１の制御情報が使用不可能な場合は
、判定回路３６は、サブチャネル２６が動作不可能であ
ることを前記レジスタ３２に表示して以後のＤＭＡ転送
に対する応答を保留する様にすると共に、チェイン処理
が保留になっていることをＣＨＰ　１６に通知する。し
かし、転送終了の通知は行われない。

ＣＨＰ　１６は、チェイン処理を行う順番になると、サ
ブチャネル・レジスタ２７に次の転送に対する制御情報
を設定し直すと共に、サブチャネル２６が動作可能であ
ることを前記レジスタ３２に表示する。この表示があっ
たときに、サブチャネル２６は、ＤＭＡ転送を再開する
。

これにより、チェイニング用レジスタ２１の設定が間に
合わず、サブチャネル２６が実行中の入出力動作を終了
するときにチェインができない場合にも、ＤＭＡ転送に
対する応答を遅らせることにより、入出力動作の終了及
び再起動処理を行うことなく、入出力動作を継続して再
開させることができる。

Ｇ、　　（実施例〕 本発明の一実施例を、第１図〜第３図を参照して詳細に
説明する。

第１図は既に説明した本発明の構成のブロック説明図、
第２図は本発明において用いられるＤＭＡコントローラ
２０の一実施例の説明図、第３図は、本発明の一実施例
を動作を説明するタイミング・チャートである。

Ｇ、　　（ＤＭＡコントローラの説明）第２図のＤＭＡ
コントローラ２０において、２１はチェイニング用レジ
スタで、■サブチャネル分用意されていて、内部に主記
憶アドレスが格納するチェイン・アドレス・レジスタ２
２と、転送するデータのバイト数を示すチェイン・バイ
ト・カウンタ２３と、データの転送方向やチェイン・フ
ラグ等の転送制御情報を格納するチェイン・モード・レ
ジスタ２４を有している。

２５はバリッドフラグ・識別コード・レジスタ（ＶＦ・
ＩＤレジスタ）で、チェイニング用レジスタ２１の内容
が有効か否かを示すバリッド・フラグ（ＶＦ）とどのサ
ブチャネルで用いられるものであるかを示す識別コード
（ＩＤ）が格納される。

２６はサブチャネルで、４つのサブチャネル（２６゜〜
２６．を備え、対応する入出力装置−主記憶間の入出力
動作を制御する。２７（２７゜〜２７、）゛はサブチャ
ネル・レジスタで、各サブチャネル（２６゜〜２６３）
内に設けられ、それぞれ内部に主記憶アドレスを格納す
るアドレス・レジスタ２８（２８゜〜２８．）と、転送
するデータのバイト数を示すバイト・カウンタ２９（２
９゜〜２９．）と、エラー情報を格納するステータス・
レジスタ３０（３０６〜３０３）と、データの転送方向
やチェイン・フラグ等の転送制御情報を格納するモード
・レジスタ３１（３１゜〜３１、）を有している。

３２はレディ・フラグ・レジスタで、各サブチャネル（
２６゜〜２６３）に対応して４個（３２゜〜３２．）設
けられ、それぞれ対応するサブチャネルが動作可能かど
うかを示すレディ・フラグ（ＲＦ）を持っている。

３３は更新回路で、データが転送される毎に、サブチャ
ネル・レジスタ２７内のアドレス・レジスタ２８、バイ
ト・カウンタ２９の内容を更新し、エラー情報が加えら
れるとステータス・レジスタ３０にエラー情報をセット
する。

３４はチェイン・ステータス・レジスタで、チェイン処
理が終了したときにセットされるチェイン終了フラグ（
ｃＦ）と、チェイン処理が保留されたときにセットされ
るチェイン保留フラグ（ＰＦ）を有している。３５はマ
ルチプレクサ（ＭＰＸ）である。

３６は判定回路で、ＶＦ−１０レジスタ２５及びサブチ
ャネル・レジスタ２７がらの情報に基づいて各種の制御
信号を発生する（その内容は、次の動作説明において詳
述する）。

以上の構成によりＤＭＡコントローラ２０は、４つのサ
ブチャネル（２６゜〜２６３）により、サイクルスチー
ルで４つ、の入出力装置−主記憶間の転送を時分割によ
り同時処理可能である。

ＤＭＡコントローラ２０内の各部分は、次の様に動作す
る。なお、各サブチャネル（２６゜〜２６、）及びそれ
に対応するレディ・フラグ・レジスタ（３１゜〜３１３
）の動作は共通するので、特に必要のない限りこれらを
区別することなく、「サブチャネル・レジスタ２６」及
び「レディ・フラグ・レジスタ３１」で代表して以下説
明することにする。サブチャネル・レジスタ２７及びそ
の内部の各レジスタ（２８〜３Ｉ）、入出力装置（１０
）１３、ｌＯコントローラ１４についても同様である。

各サブチャネルの優先順位を決定するプライオリティ回
路（図示せず）により選択されたサブチャネル２６が、
ＩＯコントローラＩ４に対し転送応答を行っているとき
、バイト・カウンタ２９が０″になり、モード・レジス
タ３１にチェイン・フラグがセットされていれば、チェ
イン要求が発生する。

チェイン要求が発生したとき、そのサブチャネル２６の
番号とＶＦ・ＩＤレジスタ２５の識別コードＩＤが一致
し、且つそのバリッド・フラグＶＦがセットされていれ
ばチェインが実行される。

これにより、チェイニング用レジスタ２１内のチェイン
・アドレス・レジスタ２２、チェイン・パイ・カウンタ
２３及びチェイン・モード・レジスタ２４の各内容は、
チャネル・レジスタ２７内のアドレス・レジスタ２８、
バイト・カウンタ２９及びモード・レジスタ３１にそれ
ぞれコピーされる。

判定回路３６は、このチェイン処理が終了すると、チェ
イン終了信号ｃｌを発生してＶＦ−ＩＤレジスタ２５の
バリッド・フラグＶＦをリセットすると共に、チェイン
・ステータス・レジスタ３４にチェイン終了フラグＣＦ
をセットする。このチェイン終了フラグＣＦがセントさ
れると、サブチャネル２６は、ＣＨＰ１６に対し割込み
要求を発生する。

チェイン要求が発生したとき、そのサブチャネル２６の
番号がＶＦ−ＩＤレジスタの識別コードＩＤと不一致の
場合は、判定回路３６はＩＤ無効信号Ｃ２を発生する。

これによりエラー情報が更新回路３３に加えられ、サブ
チャネル・レジスタ２７内のステータス・レジスタ３０
にエラー・フラグＥＦがセントされる。

また、チェイン要求が発生したとき、そのサブチャネル
２６の番号は識別コードＩＤと一致するが、バリッド・
フラグＶＦがリセットされている場合は、チェイニング
用レジスタ２１に未だ制御情報の設定がなされていない
状態であるので、チェインは保留（チェイン・ベンディ
ング）となる。

このとき、判定回路３６は、チェイン保留信号Ｃ１を発
生し、チェイン・ステータス・レジスタ３４にチェイン
保留フラグＰＦをセットすると共に、そのサブチャネル
２６のレディ・フラグ・レジスタ３２のレディ・フラグ
ＲＦをリセットする。レディ・フラグＲＦがリセットさ
れると、データ転送ができない状態であるので、ＩＯコ
ントローラ１４からＤＭＡ要求があっても応答しない様
にする。

バイト・カウンタ２９のバイト・カウント値ＢＣが“０
”のとき、モード・レジスタ３１のチェイン・フラグが
無い場合は、判定回路３６は、転送終了信号（トランス
ファ・ストップ）Ｃ４を発生してＩＯコントローラ１４
に転送終了を通知し、主記憶１１−１０コントローラ１
４間のデータ転送は終結する。また、ステータス・レジ
スタ３０にエラーフラグＥＦがセントされた場合も、転
送は終了する。

Ｇｚ（データチェイン動作の説明） 次に、第１図及び第２図の動作を、第３図のタイミング
・チャートを参照して説明する。

第３図は、データが主記憶１１から入出力装置１３の方
向に転送される場合のタイミング・チャートを示したも
のである。データは、ＩＯコントローラ１４内のバッフ
ァ　（図示せず）に一度格納された後、入出力装置１３
に送出される。従って、主記憶１ｌ−ＩＯコントローラ
１４間の転送は、１０コントローラ１４−入出力装置１
３間の転送より、バッファの段数だけ先行して行うこと
ができる（逆に、入出力装置１３から主記憶１１方向の
転送では、ＩＯコントローラ１４−入出力装置１３間の
データ転送の方がバッファ段数分だけ先行できる）。

第３図において、上段の（ａ）は、第５図と同様にＣＨ
Ｐ　１６の動作タイミングを示したもので、ＣＨＰ１６
は、処理１及び処理２とＩＯコントローラ１４に対する
チェイン処理を時分割で同時処理している。優先順位は
処理１が最も高く、以下チェイン処理、処理２の順にな
っている。中段の（ｂｌは主記憶１１と１０コントロー
ラ１４間のデータ転送動作タイミングを、下段の（ｃ）
は■０コントローラ１４と入出力装置１３間のデータ転
送動作タイミングを示したものである。主記憶１１−１
０コントローラ１４間の転送は、ＩＯコントローラ１４
−入出力装置１３間の転送より、バッファの段数だけ先
行して行われている。

主記憶１１と■０コントローラ１４間の転送１が時間１
．において終了したとき、即ちバイト・カウンタ２９が
０”になったとき、モード・レジスタ３１のチェイン・
フラグがセットされてチェイン動作の続行が指示されて
いる場合には、サブチャネル２６は直ちにチェイン要求
を発生する。

このとき、チェイニング用レジスタ２１には、次の転送
２に対する制御情報が格納されているとする。

チェイニング用レジスタ２１は、このチェイン要求を受
けると、ＶＦｉＤレジスタ２５の識別コードＩＤとサブ
チャネル番号が一致していること及びそのバリッド・フ
ラグＶＦがセントされていることを確認した後、チェイ
ン処理を行って、チェイン・アドレス・レジスタ２２、
チェイン・バイト・カウンタ２３およびチェイン・モー
ド・レジスタ２４に格納されている転送２に対する制御
情報を、チャネル・レジスタ２７内のアドレス・レジス
タ２８、バイト・カウンタ２９及びモード・レジスタ３
１にそれぞれコピーする。

チャネル２６は、この転送２に対する制御情報に従って
、（ｂ）に示す様に、転送１に引き続き転送２を行う。

一方、判定回路３６は、このチェイン処理が終了すると
、チェイン終了信号ＣＩを発生してＶＦ・ＩＤレジスタ
２５のバリッド・フラグＶＦをリセッ１すると共に、チ
ェイン・ステータス・レジスタ３４にチェイン終了フラ
グＣＦをセントする。

このチェイン終了フラグＣＦがセントされると、サブチ
ャネル２６はＣＨＰ　１６に対し割込み要求を発生する
。

ＣＨＰ１６は、時間１．においてはチェイン処理より優
先順位の低い処理２を実行中であるので、直ちにサブチ
ャネル２６からの割込みを受付け、チェイニング用レジ
スタ２１に、（ａ）に示す様に、転送３に対する制御情
報を格納すると共に、ＶＦ・ＩＤレジスタ２５のバリッ
ド・フラグＶＦをセットする。

このチェイン処理が終了すると、ＣＨＰ１６は再び処理
２に戻って、その処理を実行する。主記憶１１と１０コ
ントローラ１４間で転送２が実行されている途中の時間
１ｚにおいて、優先順位の最も高い処理１より割込みが
あると、ＣＨＰ　１６は処理２を中断して処理１を実行
する。

主記憶１１と■０コントローラ１４間の転送２が時間ｔ
３で終了すると、前述と同様にチェイン要求が発生され
、チェイン処理が実行される。即ち、チェイニング用レ
ジスタ２１にある転送３に対する制御情報がサブチャネ
ル・レジスタ２７にコピーされ、ＶＦ−ＩＤレジスタ２
５のバリッド・フラ〆ＶＦがリセットされ、チェイン・
ステータス・レジスタ３４にチェイン終了フラグＣＦが
セットされた後、ＣＨＰ　１６に対して割込み要求を発
生する。

然しながら、ＣＨＰ１６は、時間ｔ、においてはチェイ
ン処理よりも優先順位の高い処理１を実行しているので
、サブチャネル２６からの割込み要求は保留され、転送
４に対する制御情報のチェイニング用レジスタ２５への
格納は行われない。

しかし、サブチャネル・レジスタ２７には転送３に対す
る制御情報が格納されているので、主記憶１１と１０コ
ントローラ１４間では、伽）に示す様に、時間ｔ、後は
転送２に引き続き転送３が行われる。

主記憶１１とＩＯコントローラ１４間の転送３が時間ｔ
４で終了すると、再びチェイン要求が発生される。この
時点では、バイト・カウンタ２９（７）（ｉハ＠Ｏ”　
（Ｂ　Ｃ−０）　テあり、ｖＦ・■Ｄレジスタのバリッ
ド・フラグＶＦはリセットされているが、その識別コー
ドＩＤはサブチャネル２６の番号と一致しており、又、
モード・レジスタ３１のチェイン・フラグはセント状態
である。

この場合、判定回路３６は、チェイン保留信号Ｃ３を発
生してチェイン・ステータス・レジスタ３４にチェイン
保留フラグＰＦをセットし、ＣＨＰ１６に対してチェイ
ン処理が保留になっていることを通知する。

チェイン保留フラグＰＦがセントされると、チェイン処
理は保留されるので、チェイニング用レジスタ２１の内
容（実際は何も格納されていない）はサブチャネル・レ
ジスタ２７にコピーされず、サブチャネル・レジスタ２
７は、それまでの状態を保持する。この場合、モード・
レジスタ３１にはチェイン・フラグがセット状態になっ
ているので、判定回路３６は、■０コントローラ１４に
対して転送終了の通知は行わない。

従来は、転送３が終了した時点でチェイニングが間に合
わないときは、第５図で説明した様にＩＯコントローラ
１４に対して転送終了を通知したが、本発明においては
、前述の様に転送終了通知は行なわず、転送４の要求（
１０コントローラ１４−入出力装置１３間の転送より、
（ｂｌ及び（ｃ１に示す様に先行して要求がある）に対
する応答を遅らせるだけである。

主記憶１１と■０コントローラ１４間の転送が保留され
ても、ＩＯコントローラ１４は、そのバソファに格納さ
れたデータを読み出すことにより、（ｃ）に示す様に、
１０コントローラ１４と入出力装置１３間で転送２に引
き続き転送３を行っている。

ＣＨＰ１６は、時間ｔ、において処理１が終了すると、
保留されていたチェイン処理を再開する。

ＣＨＰ　１６は、割込みを受付けてチェイン処理を再開
したとき、チェイン・ステータス・レジスタ３４に保留
フラグＰＦがセットされている場合は、転送３の次の転
送４に対する制御情報を、チェイニング用レジスタ２１
ではなく、サブチャネル・レジスタ２７に直接格納する
。それと共に、レディ・フラグ・レジスタ３２のリセッ
トされていたレディ・フラグＲＦを再びセットする。こ
れにより、サブチャネル２６は、時間１ｈ以後の主記憶
１ｌ−Ｔｏコントローラ１４間のデータ転送（転送４）
を回復する。転送４に続いて転送５があるときは、ＣＨ
Ｐ１６は、転送５に対する制御情報をチェイニング用レ
ジスタ２１に格納し、ｖＦ・ＩＤレジスタ２５のバリッ
ド・フラグＶＦをセットする。これらの処理を受けて、
判定回路３６は、チェイン・ステータス・レジスタ３４
のチェイン終了フラグＣＦ及び保留フラグＰＦをリセッ
トする。

この時間ｔ、においては、１０コントローラ１４と入出
力装置１３間では、（ｃ）に示す様に未だ転送３が実行
中であるので、両者の間では転送３に引き続き転送４が
行われ、その間に中断は生じない。

以下、転送４、転送５、・・・の終了時に、前述のチェ
イン要求、チェイン処理、割込み要求が発生され、それ
ぞれの状況に応じて、前述の各処理が繰り返される。そ
して、バイト・カウンタ２９の値が“Ｏ″　（ＢＣ−０
）になり、且つ、モード・レジスタ３１のチェイン・フ
ラグが無い状態になったとき、即ち所定の一連のデータ
転送が全て終了したときは、判定回路３６は、転送終了
信号Ｃ４を発生してＩＯコントローラ１４に転送の終了
を通知し、主記憶１１と１０コントローラ１４間のデー
タ転送を終結する。

なお、場合によっては、チェイニング用レジスタ設定中
に転送が終了してチェイン保留となることもあるので、
その場合は、ＣＨＰ　１６は、ＶＦ・ＩＤレジスタ２５
のバリッド・フラグＶＦをセットした後、もう一度、チ
ェイン・ステータス・レジスタ３５の保留フラグＰＦの
状態を確認する。

保留フラグＰＦがリセットされていればそのままチェイ
ン処理は終了するが、保留フラグＰＦがセントされてい
るときは、もう一度保留時のチェイン処理をやり直す様
にする。

また、第３図は、■ｏコントローラ１４内にバッファが
設けられている場合の動作タイミング・チャートを示し
たものであるが、本発明はこの実施例に限定されるもの
ではなく、ＩＯコントローラ１４内にバッファが設けら
れていない場合にも適用されるものである。その場合、
主記憶１１と１０コントローラ１４間の転送が一時中断
すると、ｒｏコントローラ１４と入出力装置１３間の転
送にも一時的な中断が生じるが、転送処理は終了される
ことなく、中断が回復されると、再起動処理を行うこと
なく直ちに転送を継続することができる。

Ｈ，（発明の効果〕 以上説明した様に、本発明のデータチェイン方式によれ
ば、チェイニング用レジスタの設定が間に合わず、サブ
チャネルが実行中の入出力動作が終了するときにチェイ
ンができない場合でも、入出力動作の終了及び再起動を
行うことなく入出力動作を継続することができる。従っ
て、入出力処理が終了によって中断される回数及び再起
同処理の回数が減少されるので、システムの性能を全体
として向上させることができる。

【図面の簡単な説明】

第１図は、本発明の詳細な説明するブロック図、第２図
は、本発明の一実施例の説明図、第３図は、同実施例の
動作タイミング・チャート、第４図は、従来のデータチ
ェイン方式の説明図、第５図は、第４図の動作タイミン
グ・チャート、 第１図、第２図において、 １１は主記憶、１２は中央処理装置、１３は入出力装置
（１０）、１４は入出力装置コントローラ（１０コント
ローラ）、１５はチャネル機構、１６はチャネル・プロ
セッサ（ｃ）ＩＰ）　、２０はＤＭＡコントローラ、２
１はチェイニング用レジスタ、２５はバリッドフラグ・
識別コード・レジスタ（ＶＦ・ＩＤレジスタ）、２６は
サブチャネル、２７はサブチャネル・レジスタ、３２は
レディ・フラグ・レジスタ、３６は判定回路を、それぞ
れ示す。 特許出願人　　　富　士　通　株式会社不」し明の７′
ロー７７書（絹目 第１図

Claims (1)

1. 【特許請求の範囲】 主記憶（１１）と、入出力部（１３、１４）と、チャネ
   ル・プロセッサ（１６）と、ＤＭＡコントローラ（２０
   ）と、ＤＭＡコントローラ（２０）内に実行中の入出力
   動作を制御するサブチャネル（２６）と次の入出力動作
   を制御する制御情報が設定されるチェイニング用レジス
   タ（２１）を備え、実行中の入出力動作の終了時にチェ
   イニング用レジスタ（２１）からサブチャネル（２６）
   内に設けられたサブチャネル・レジスタ（２７）へ制御
   情報をコピーして、入出力部（１３、１４）と主記憶（
   １１）内の複数領域との間の入出力動作を連続して行う
   様にするＤＭＡ転送のデータチェイン方式において、 （ａ）サブチャネル（２６）に対応して、そのサブチャ
   ネル（２６）が動作可能か否かを示すレジスタ（３２）
   と、 （ｂ）チェイニング用レジスタ（２１）の制御情報が使
   用可能か否かを示すレジスタ（２５）と、（ｃ）データ
   チェインを行うべきときにチェイニング用レジスタ（２
   １）の制御情報が使用不可能ならば、サブチャネル（２
   ６）が動作不可能であることをレジスタ（３２）に表示
   して以後のＤＭＡ転送要求に対する応答を保留する様に
   すると共に、チェイン処理が保留になっていることをチ
   ャネル・プロセッサ（１６）に通知する判定回路（３６
   ）とを備え、 （ｄ）チャネル・プロセッサ（１６）は、チェイン処理
   を再開する場合、サブチャネル・レジスタ（２７）を設
   定し直してサブチャネル（２６）が動作可能であること
   を前記レジスタ（３２）に表示するものであり、 （ｅ）サブチャネル（２６）は、前記レジスタ（３２）
   に動作可能が表示されたときにＤＭＡ転送を再開するも
   のである ことを特徴とするＤＭＡ転送におけるデータチェイン方
   式。