JPH0198033A - データ誤り検出回路 - Google Patents
データ誤り検出回路Info
- Publication number
- JPH0198033A JPH0198033A JP62255674A JP25567487A JPH0198033A JP H0198033 A JPH0198033 A JP H0198033A JP 62255674 A JP62255674 A JP 62255674A JP 25567487 A JP25567487 A JP 25567487A JP H0198033 A JPH0198033 A JP H0198033A
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- JP
- Japan
- Prior art keywords
- data
- register
- parity check
- circuit
- parity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概 要］
本発明は情報処理装置におけるデータ誤りの検出方法に
間し、 ２組のデータの内から、いずれが一方を選択してデータ
誤りをチエツクする回路において、希望するデータが正
しく選択されたが否かについてもチエツクすることが可
能な手段を提供することを目的とし、 ２組の２値データの内一方の２値データには偶数パリテ
ィビットを付加し、他方の２値データには奇数パリティ
ビットを付加する手段を設けると共に、 ２組の２値データの内のいずれが選択されたかによって
偶数パリティチェックを行なうが奇数パリティチェック
を行なうがを切り替える手段を設けることにより構成す
る。
間し、 ２組のデータの内から、いずれが一方を選択してデータ
誤りをチエツクする回路において、希望するデータが正
しく選択されたが否かについてもチエツクすることが可
能な手段を提供することを目的とし、 ２組の２値データの内一方の２値データには偶数パリテ
ィビットを付加し、他方の２値データには奇数パリティ
ビットを付加する手段を設けると共に、 ２組の２値データの内のいずれが選択されたかによって
偶数パリティチェックを行なうが奇数パリティチェック
を行なうがを切り替える手段を設けることにより構成す
る。
［産業上の利用分野］
本発明は情報処理装置における、データ誤りの検出回路
に関するものであって、特に２組のそれぞれパリティビ
ットを付加した２値データの内のいずれか一つを選択し
てパリティチェックを行なうごとく構成された回路にお
いて、データ誤りの検出結果により目的とするデータが
正しく選択されたか否かを識別することの可能な回路の
構成に係る。
に関するものであって、特に２組のそれぞれパリティビ
ットを付加した２値データの内のいずれか一つを選択し
てパリティチェックを行なうごとく構成された回路にお
いて、データ誤りの検出結果により目的とするデータが
正しく選択されたか否かを識別することの可能な回路の
構成に係る。
［従来の技術］
情報処理装置で取り扱う２値データ（以下単にデータと
も言う ）は、内部の回路の障害や雑音などにより、誤
りを生ずることがある。すなわち、２値データは“１”
と“０”によって示されるものであるが、通常、論理回
路上での“１″である信号の電圧と、“Ｏｎである電圧
の差は微小であり、これを転送する速度も速いので電気
的雑音などによって、′０”が“１”に変化したり、“
１”が欠落して“０”になったりする可能性が常にある
。
も言う ）は、内部の回路の障害や雑音などにより、誤
りを生ずることがある。すなわち、２値データは“１”
と“０”によって示されるものであるが、通常、論理回
路上での“１″である信号の電圧と、“Ｏｎである電圧
の差は微小であり、これを転送する速度も速いので電気
的雑音などによって、′０”が“１”に変化したり、“
１”が欠落して“０”になったりする可能性が常にある
。
そのため情報処理装置では、データを送る側で一定の長
さのデータごとに該データが正しいか否かを調べるため
の情報（付加ビット等）を付加して、これにより、該デ
ータを受けた側でデータの正当性を検査する方法が採ら
れる。
さのデータごとに該データが正しいか否かを調べるため
の情報（付加ビット等）を付加して、これにより、該デ
ータを受けた側でデータの正当性を検査する方法が採ら
れる。
このようなデータのチエツク方法の一つとして、パリテ
ィチェックがある。これは、データを送る側でデータの
一定の大きさく例えば１バイト）ごとに、更に１ビツト
（パリティビットと呼ぶ）を付加して、該データと付加
ビット中の“１″の数が常に偶数になるようにして送り
出し、データを受ける側で検査したとき“１”の数が偶
数であれば、該データは正しいとし、奇数であれば誤り
を生じたとする方法である。これを偶数パリティと言っ
ている。
ィチェックがある。これは、データを送る側でデータの
一定の大きさく例えば１バイト）ごとに、更に１ビツト
（パリティビットと呼ぶ）を付加して、該データと付加
ビット中の“１″の数が常に偶数になるようにして送り
出し、データを受ける側で検査したとき“１”の数が偶
数であれば、該データは正しいとし、奇数であれば誤り
を生じたとする方法である。これを偶数パリティと言っ
ている。
データを送り出すとき、パリティビットを含むデータ内
の“１″の数が奇数になるようにして、上記と同様の誤
り検出を行なう場合は奇数パリティと呼ばれる。
の“１″の数が奇数になるようにして、上記と同様の誤
り検出を行なう場合は奇数パリティと呼ばれる。
［発明が解決しようとする問題点］
上述したようなパリティチェック方式を採る回路におい
て、２組のそれぞれパリティビットを付加したデータの
内のいずれかを選択してパリティチェックを行なうよう
な構成について考える。
て、２組のそれぞれパリティビットを付加したデータの
内のいずれかを選択してパリティチェックを行なうよう
な構成について考える。
第２図はこのような従来の回路の例を示す図であって、
５１．５２はレジスタ、５３．５４はパリティビット、
５５はマルチプレクサ、５６はレジスタ、５７はパリテ
ィビット、５８はパリティ検査回路を表している。
５１．５２はレジスタ、５３．５４はパリティビット、
５５はマルチプレクサ、５６はレジスタ、５７はパリテ
ィビット、５８はパリティ検査回路を表している。
同図において、マルチプレクサ５５は、選択信号（ＳＥ
Ｌ）によって、レジスタ５１あるいはレジスタ５２の内
、いずれかを選択して、その内容をレジスタ５６に格納
する。
Ｌ）によって、レジスタ５１あるいはレジスタ５２の内
、いずれかを選択して、その内容をレジスタ５６に格納
する。
レジスタ５１あるいはレジスタ５２の内容にはそれぞれ
パリティビット５３あるいは５４が付加されて、データ
と付加ビットとを加えた情報中の“１”の数が常に奇数
（ここでは奇数パリティとして説明する）になるように
制御されている。
パリティビット５３あるいは５４が付加されて、データ
と付加ビットとを加えた情報中の“１”の数が常に奇数
（ここでは奇数パリティとして説明する）になるように
制御されている。
パリティ検査回路５８は、マルチプレクサ５５によって
選択され、レジスタ５６に格納されたデータについて、
“１”の数が奇数になっているか否かを調べ、それが奇
数であれば、該データは正しいとし、偶数であれば、誤
りを生じたものとして然るべき処理をする。
選択され、レジスタ５６に格納されたデータについて、
“１”の数が奇数になっているか否かを調べ、それが奇
数であれば、該データは正しいとし、偶数であれば、誤
りを生じたものとして然るべき処理をする。
上述のような回路において、もし選択信号（ＳＥＬ）が
誤っていたり、マルチプレクサ５５が誤動作して、本来
選択されるべきレジスタが選ばれず、異なるレジスタが
選択されてしまった場合であっても、パリティ検査回路
５８におけるパリティチェックの結果が正しければ、デ
ータは正しいものとして扱われてしまう。
誤っていたり、マルチプレクサ５５が誤動作して、本来
選択されるべきレジスタが選ばれず、異なるレジスタが
選択されてしまった場合であっても、パリティ検査回路
５８におけるパリティチェックの結果が正しければ、デ
ータは正しいものとして扱われてしまう。
そのため、このような状態を生じたときは、その後の処
理において、処理結果が誤ったものとなったり、ソフト
ウェアが暴走する等の極めて重大な問題が発生するとい
う欠点があった。
理において、処理結果が誤ったものとなったり、ソフト
ウェアが暴走する等の極めて重大な問題が発生するとい
う欠点があった。
本発明は、このような従来の問題点に鑑み、２組のそれ
ぞれパリティビットを付加した２値データの内のいずれ
か一つを選択してノくリテイチェックを行なうごとく構
成された回路において、目的とするデータが正しく選択
されたか否かを検出することの可能な回路を提供するこ
とを目的としている。
ぞれパリティビットを付加した２値データの内のいずれ
か一つを選択してノくリテイチェックを行なうごとく構
成された回路において、目的とするデータが正しく選択
されたか否かを検出することの可能な回路を提供するこ
とを目的としている。
［問題点を解決するための手段］
本発明によれば、上述の目的は前記特許請求の範囲に記
載した手段により達成される。すなわち、本発明は、２
組のそれぞれパリティビットを付加した２値データの内
のいずれか一つを選択してパリティチェックを行なうご
とく構成された回路において、２組の２値データの内−
方の２値データには偶数パリティビットを付加し、他方
の２値データには奇数パリティビットを付加する手段を
設けると共に、２組の２値データの内のいずれが選択さ
れたかによって偶数パリティチェックを行なうか奇数パ
リティチェックを行なうかを切り替える手段を設けたデ
ータ誤り検出回路である。
載した手段により達成される。すなわち、本発明は、２
組のそれぞれパリティビットを付加した２値データの内
のいずれか一つを選択してパリティチェックを行なうご
とく構成された回路において、２組の２値データの内−
方の２値データには偶数パリティビットを付加し、他方
の２値データには奇数パリティビットを付加する手段を
設けると共に、２組の２値データの内のいずれが選択さ
れたかによって偶数パリティチェックを行なうか奇数パ
リティチェックを行なうかを切り替える手段を設けたデ
ータ誤り検出回路である。
［作 用］
上記手段において、２組のデータの内、一方には偶数パ
リティビットをイ１加し、他方のデータには奇数パリテ
ィビットを付加しているので、そのパリティチェックを
行なうことにより選択されたデータが正しく選択された
ものであるか、誤って選択されたものであるかを容易に
知ることができる。このとき、パリティチェックの結果
が否と判定された場合は、データそのものの誤りの場合
と、選択の誤りの場合との両者が考えられる訳であるが
、この場合は、いずれにしても当該データは使用するこ
とができないので、再試行や、その他の処理によって正
常化を図ることによ一す、誤った結果をそれ以降の処理
に持ち込むことを抑止できる。
リティビットをイ１加し、他方のデータには奇数パリテ
ィビットを付加しているので、そのパリティチェックを
行なうことにより選択されたデータが正しく選択された
ものであるか、誤って選択されたものであるかを容易に
知ることができる。このとき、パリティチェックの結果
が否と判定された場合は、データそのものの誤りの場合
と、選択の誤りの場合との両者が考えられる訳であるが
、この場合は、いずれにしても当該データは使用するこ
とができないので、再試行や、その他の処理によって正
常化を図ることによ一す、誤った結果をそれ以降の処理
に持ち込むことを抑止できる。
［実施例］
第１図は本発明の一実施例のブロック図であって、１．
２はレジスタ、３は偶数パリティビット、４は奇数パリ
ティビット、５はマルチプレクサ、６はレジスタ、７は
パリティビット、８はパリティ検査回路、９はパリティ
検査制御回路を表している。
２はレジスタ、３は偶数パリティビット、４は奇数パリ
ティビット、５はマルチプレクサ、６はレジスタ、７は
パリティビット、８はパリティ検査回路、９はパリティ
検査制御回路を表している。
同図において、マルチプレクサ５は制御信号（ＳＥＬ）
の指示によって、レジスタ１あるいはレジスタ２を選択
し、レジスタ６に格納する。
の指示によって、レジスタ１あるいはレジスタ２を選択
し、レジスタ６に格納する。
該レジスタ６に格納されたデータはパリティ検査回路８
によってパリティチェックを受け、正常なら次のステー
ジに出力される。
によってパリティチェックを受け、正常なら次のステー
ジに出力される。
ここで、レジスタ１のデータには偶数パリティビット３
が付加され、レジスタ２のデータには奇数パリティビッ
ト４が付加されている。そして、パリティ検査回路８は
パリティ検査制御回路９からの指示により選択されたデ
ータがレジスタ１のデータであるかレジスタ２のデータ
であるかによって、偶数パリティとしてチエツクをする
か、奇数パリティとしてチエツクをするかを切り替えて
いる。
が付加され、レジスタ２のデータには奇数パリティビッ
ト４が付加されている。そして、パリティ検査回路８は
パリティ検査制御回路９からの指示により選択されたデ
ータがレジスタ１のデータであるかレジスタ２のデータ
であるかによって、偶数パリティとしてチエツクをする
か、奇数パリティとしてチエツクをするかを切り替えて
いる。
従って、レジスタ１あるいはレジスタ２のデータに誤り
を生じた゛場合の他、マルチプレクサ５によるデータ選
択が誤った場合にも、パリティ検査回路８のチエツクに
よって誤動作が検出される。
を生じた゛場合の他、マルチプレクサ５によるデータ選
択が誤った場合にも、パリティ検査回路８のチエツクに
よって誤動作が検出される。
本実施例は、また、常にレジスタ１とレジスタ２の内容
を交互に読み出して用いる場合等に適用すると特に有用
であり、この場合にはパリティ検査制御回路は、ＳＥＬ
信号に同期して駆動される１つのフリップフロ７１回路
で容易に実現できる。
を交互に読み出して用いる場合等に適用すると特に有用
であり、この場合にはパリティ検査制御回路は、ＳＥＬ
信号に同期して駆動される１つのフリップフロ７１回路
で容易に実現できる。
［発明の効果］
以上説明したように、本発明によれば、２組のそれぞれ
パリティビットを付加した２値データの内のいずれか一
つを選択してパリティチェックを行なうごとく構成され
た回路において、選択されたデータについて、偶数パリ
ティチェックを行なうか、奇数パリティチェックを行な
うかを判断するためのわずかな制御回路を追加するだけ
で、データのみならず、レジスタを選択するための制御
情報に誤りが発生した場合も−殻内なデータパリティエ
ラーとして検出可能であり、情報処理装置の高信頼化の
ために大きな効果がある。
パリティビットを付加した２値データの内のいずれか一
つを選択してパリティチェックを行なうごとく構成され
た回路において、選択されたデータについて、偶数パリ
ティチェックを行なうか、奇数パリティチェックを行な
うかを判断するためのわずかな制御回路を追加するだけ
で、データのみならず、レジスタを選択するための制御
情報に誤りが発生した場合も−殻内なデータパリティエ
ラーとして検出可能であり、情報処理装置の高信頼化の
ために大きな効果がある。
第１図は本発明の一実施例のブロック図、第２図は従来
の回路の例を示す図である。 １．２・・・・・・レジスタ、３・・・・・・偶数パリ
ティビット、４・・・・・・奇数パリティビット、５・
・・・・・マルチプレクサ、６・・・・・・レジスタ、
７・・・・・・パリティビット、８・・・・・・パリテ
ィ検査回路、９・・・・・・パリティ検査制御回路 代理人 升埋士 井 桁 貝 −−一′第 １ 図
の回路の例を示す図である。 １．２・・・・・・レジスタ、３・・・・・・偶数パリ
ティビット、４・・・・・・奇数パリティビット、５・
・・・・・マルチプレクサ、６・・・・・・レジスタ、
７・・・・・・パリティビット、８・・・・・・パリテ
ィ検査回路、９・・・・・・パリティ検査制御回路 代理人 升埋士 井 桁 貝 −−一′第 １ 図
Claims (1)
- 【特許請求の範囲】 ２組のそれぞれパリティビットを付加した２値データの
内のいずれか一つを選択してパリティチェックを行なう
ごとく構成された回路において、 ２組の２値データの内一方の２値データには偶数パリテ
ィビットを付加し、他方の２値データには奇数パリティ
ビットを付加する手段を設けると共に、 ２組の２値データの内のいずれが選択されたかによって
偶数パリティチェックを行なうか奇数パリティチェック
を行なうかを切り替える手段を設けたことを特徴とする
データ誤り検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62255674A JPH0198033A (ja) | 1987-10-09 | 1987-10-09 | データ誤り検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62255674A JPH0198033A (ja) | 1987-10-09 | 1987-10-09 | データ誤り検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0198033A true JPH0198033A (ja) | 1989-04-17 |
Family
ID=17282042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62255674A Pending JPH0198033A (ja) | 1987-10-09 | 1987-10-09 | データ誤り検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0198033A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5262358A (en) * | 1989-11-13 | 1993-11-16 | Fraunhofer-Gesellschaft Zur Forderung Der Angewandten Forschung E.V. | Method for producing a silicate layer in an integrated circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61148539A (ja) * | 1984-12-24 | 1986-07-07 | Nec Corp | 情報処理装置 |
-
1987
- 1987-10-09 JP JP62255674A patent/JPH0198033A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61148539A (ja) * | 1984-12-24 | 1986-07-07 | Nec Corp | 情報処理装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5262358A (en) * | 1989-11-13 | 1993-11-16 | Fraunhofer-Gesellschaft Zur Forderung Der Angewandten Forschung E.V. | Method for producing a silicate layer in an integrated circuit |
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