JPH02189665A - バス方式 - Google Patents
バス方式Info
- Publication number
- JPH02189665A JPH02189665A JP1055389A JP1055389A JPH02189665A JP H02189665 A JPH02189665 A JP H02189665A JP 1055389 A JP1055389 A JP 1055389A JP 1055389 A JP1055389 A JP 1055389A JP H02189665 A JPH02189665 A JP H02189665A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- data
- bit
- bits
- error
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバス方式に関し、情報処理装置等のデータ転送
用バスに関する。
用バスに関する。
従来、この種のバスには、８ビット単位に奇数、又は、
偶数パリティビットを用いて１ビツトエラーの検出のみ
を行っていた。
偶数パリティビットを用いて１ビツトエラーの検出のみ
を行っていた。
近年、データ転送の大容量化にともない、バスのビット
数（以降幅）も多くなって来ている。
数（以降幅）も多くなって来ている。
上述した従来のパリティ方式では、障害の検出のみを行
うもので、データ転送を実行し直さなければならず、又
、バスの１ビツトが故障の場合、システムの運用が続行
できないという欠点があった。
うもので、データ転送を実行し直さなければならず、又
、バスの１ビツトが故障の場合、システムの運用が続行
できないという欠点があった。
本発明のバス方式の構成は、情報処理装置等のデータ転
送用バスにおいて、そのバスの転送データのデータ部ｎ
ビットと、そのｎビットのデータに対するＥＣＣのｍビ
ットとの総計（ｎ＋ｍ）ビットのビット幅で構成された
バスを有することを特徴とする。
送用バスにおいて、そのバスの転送データのデータ部ｎ
ビットと、そのｎビットのデータに対するＥＣＣのｍビ
ットとの総計（ｎ＋ｍ）ビットのビット幅で構成された
バスを有することを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
（ｎ 十ｍ ）ビット幅のバス１に接続された装置２及
び３は、バスにデータを出力する時点で、ＥＣＣ作成回
路４によりｎビットのデータにｍビットのＥＣＣビット
を付加した（ｎ＋ｍ）ビットのデータをバスへ出力し、
バスからデータを入力する場合には、（ｎ＋ｍ）ビット
のデータバスを入力とし、ＥＣＣチエツク回路５により
、１とットエラーの時は、訂正し、その訂正したｎビッ
トのデータを出力する。２とットエラーの時は、訂正不
能エラーとする。
び３は、バスにデータを出力する時点で、ＥＣＣ作成回
路４によりｎビットのデータにｍビットのＥＣＣビット
を付加した（ｎ＋ｍ）ビットのデータをバスへ出力し、
バスからデータを入力する場合には、（ｎ＋ｍ）ビット
のデータバスを入力とし、ＥＣＣチエツク回路５により
、１とットエラーの時は、訂正し、その訂正したｎビッ
トのデータを出力する。２とットエラーの時は、訂正不
能エラーとする。
以上説明したように本発明は、バスにＥＣＣビットを付
加することにより、バス上で１とットエラーが発生して
も訂正できるのでデータ転送を行うことができ、又バス
が１ビツト故障しても、システムの運用の続行が可能と
なり、高信頼度のシステムが構成できる効果がある。
加することにより、バス上で１とットエラーが発生して
も訂正できるのでデータ転送を行うことができ、又バス
が１ビツト故障しても、システムの運用の続行が可能と
なり、高信頼度のシステムが構成できる効果がある。
る。
１・・・・・・（ｎ ＋ ｍ ＞ビット幅の）くス、２
，３・・・・・・装置、４・・・・・・ＥＣＣ作成回路
、５・・・・・・ＥＣＣチエツク回路。
，３・・・・・・装置、４・・・・・・ＥＣＣ作成回路
、５・・・・・・ＥＣＣチエツク回路。
Claims (1)
- 情報処理装置等のデータ転送用バスにおいて、そのバス
の転送データのデータ部ｎビットと、そのｎビットのデ
ータに対するＥＣＣのｍビットとの総計（ｎ＋ｍ）ビッ
トのビット幅で構成されたバスを有することを特徴とす
るバス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1055389A JPH02189665A (ja) | 1989-01-18 | 1989-01-18 | バス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1055389A JPH02189665A (ja) | 1989-01-18 | 1989-01-18 | バス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02189665A true JPH02189665A (ja) | 1990-07-25 |
Family
ID=11753446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1055389A Pending JPH02189665A (ja) | 1989-01-18 | 1989-01-18 | バス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02189665A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015507812A (ja) * | 2011-12-23 | 2015-03-12 | インテル・コーポレーション | 積層メモリアーキテクチャのための自己修復論理 |
-
1989
- 1989-01-18 JP JP1055389A patent/JPH02189665A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015507812A (ja) * | 2011-12-23 | 2015-03-12 | インテル・コーポレーション | 積層メモリアーキテクチャのための自己修復論理 |
| US9646720B2 (en) | 2011-12-23 | 2017-05-09 | Intel Corporation | Self-repair logic for stacked memory architecture |
| US10224115B2 (en) | 2011-12-23 | 2019-03-05 | Intel Corporation | Self-repair logic for stacked memory architecture |
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